JPH05343408A - Ｔａｂ用半導体チップ - Google Patents
Ｔａｂ用半導体チップInfo
- Publication number
- JPH05343408A JPH05343408A JP4150173A JP15017392A JPH05343408A JP H05343408 A JPH05343408 A JP H05343408A JP 4150173 A JP4150173 A JP 4150173A JP 15017392 A JP15017392 A JP 15017392A JP H05343408 A JPH05343408 A JP H05343408A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- bump
- film
- layer wiring
- reduce
- Prior art date
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【構成】素子領域２が形成された半導体基板１表面に絶
縁膜３を介して下層配線５を形成する。つぎに層間絶縁
膜６を形成したのち上層配線７およびプローブ用パッド
７ａを形成する。つぎに表面保護膜８を形成したのちレ
ジスト（図示せず）をマスクとして、めっき法によりバ
ンプ９を形成する。 【効果】上層配線からなるウェーハチェック専用のプロ
ーブ用パッドを形成した。その結果、素子形成領域を縮
小することなく、ストレート配列のバンプピッチを従来
よりも２０〜３０％縮小することができた。外周から２
列目や、素子形成領域の上にプローブ用パッドを形成す
ることができるので、半導体チップの面積を縮小するこ
とができる。
縁膜３を介して下層配線５を形成する。つぎに層間絶縁
膜６を形成したのち上層配線７およびプローブ用パッド
７ａを形成する。つぎに表面保護膜８を形成したのちレ
ジスト（図示せず）をマスクとして、めっき法によりバ
ンプ９を形成する。 【効果】上層配線からなるウェーハチェック専用のプロ
ーブ用パッドを形成した。その結果、素子形成領域を縮
小することなく、ストレート配列のバンプピッチを従来
よりも２０〜３０％縮小することができた。外周から２
列目や、素子形成領域の上にプローブ用パッドを形成す
ることができるので、半導体チップの面積を縮小するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明はＴＡＢ（ｔａｐｅ ａｕ
ｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）用の半導体チップに
関し、特に半導体チップの電極配置に関するものであ
る。
ｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）用の半導体チップに
関し、特に半導体チップの電極配置に関するものであ
る。
【０００２】
【従来の技術】従来のＴＡＢ用半導体チップについて、
図４（ａ）の平面図およびそのＡ−Ｂ断面図である図４
（ｂ）を参照して工程順に説明する。
図４（ａ）の平面図およびそのＡ−Ｂ断面図である図４
（ｂ）を参照して工程順に説明する。
【０００３】はじめに半導体基板１の表面に熱酸化、リ
ソグラフィ、イオン注入、熱拡散などを繰り返して、ト
ランジスタ、ダイオード、キャパシタなどの素子領域２
を形成する。つぎに絶縁膜３を選択エッチングしてコン
タクトを開口する。つぎに蒸着またはスパッタによりＡ
ｌ（アルミニウム）、Ｔｉ−Ａｇ、Ｔｉ−Ｐｔ−Ａｕな
どを堆積したのち、パターニングして下層配線５を形成
する。つぎにＣＶＤ法により酸化膜や窒化膜からなる表
面保護膜８を堆積したのち、選択エッチングしてバンプ
用のコンタクトを開口する。つぎにレジスト（図示せ
ず）をマスクとして、Ａｕめっき法またはＣｕめっき法
などによりバンプ９を形成する。
ソグラフィ、イオン注入、熱拡散などを繰り返して、ト
ランジスタ、ダイオード、キャパシタなどの素子領域２
を形成する。つぎに絶縁膜３を選択エッチングしてコン
タクトを開口する。つぎに蒸着またはスパッタによりＡ
ｌ（アルミニウム）、Ｔｉ−Ａｇ、Ｔｉ−Ｐｔ−Ａｕな
どを堆積したのち、パターニングして下層配線５を形成
する。つぎにＣＶＤ法により酸化膜や窒化膜からなる表
面保護膜８を堆積したのち、選択エッチングしてバンプ
用のコンタクトを開口する。つぎにレジスト（図示せ
ず）をマスクとして、Ａｕめっき法またはＣｕめっき法
などによりバンプ９を形成する。
【０００４】
【発明が解決しようとする課題】ＴＡＢ用の半導体チッ
プに形成される素子パターンの微細化が進み、間隔が６
０μｍ以下のバンプを形成することが可能になった。と
ころが図４（ａ），（ｂ）に示すバンプ電極９の配列で
は、バンプ９の大きさを６０μｍとし、バンプ９の間隔
を８０μｍ以上にしないと、ウェーハチェックのとき、
プローブカードの探針を当てることができないという問
題があった。
プに形成される素子パターンの微細化が進み、間隔が６
０μｍ以下のバンプを形成することが可能になった。と
ころが図４（ａ），（ｂ）に示すバンプ電極９の配列で
は、バンプ９の大きさを６０μｍとし、バンプ９の間隔
を８０μｍ以上にしないと、ウェーハチェックのとき、
プローブカードの探針を当てることができないという問
題があった。
【０００５】
【課題を解決するための手段】本発明のＴＡＢ用半導体
チップは、表面の外周に沿って下層配線に接続するボン
ディングパッドが形成され、前記半導体チップ表面の前
記ボンディングパッドの内側に上層配線からなるウェー
ハチェック用のパッドが形成されたものである。
チップは、表面の外周に沿って下層配線に接続するボン
ディングパッドが形成され、前記半導体チップ表面の前
記ボンディングパッドの内側に上層配線からなるウェー
ハチェック用のパッドが形成されたものである。
【０００６】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して工程順に説明する。
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して工程順に説明する。
【０００７】はじめに半導体基板１の表面に熱酸化、リ
ソグラフィ、イオン注入、熱拡散などを繰り返して、ト
ランジスタ、ダイオード、キャパシタなどの素子領域２
を形成する。つぎに絶縁膜３を選択エッチングしてコン
タクトを開口する。つぎに蒸着またはスパッタによりＡ
ｌなどを堆積したのち、パターニングして下層配線５を
形成する。ここまでは従来例と同様である。
ソグラフィ、イオン注入、熱拡散などを繰り返して、ト
ランジスタ、ダイオード、キャパシタなどの素子領域２
を形成する。つぎに絶縁膜３を選択エッチングしてコン
タクトを開口する。つぎに蒸着またはスパッタによりＡ
ｌなどを堆積したのち、パターニングして下層配線５を
形成する。ここまでは従来例と同様である。
【０００８】つぎにＣＶＤ法により、酸化膜や窒化膜か
らなる厚さ０．２５〜２μｍの層間絶縁膜６を堆積した
のち、選択エッチングしてスルーホールを開口する。つ
ぎに蒸着またはスパッタによりＡｌなどを堆積したの
ち、パターニングして上層配線７を形成する。
らなる厚さ０．２５〜２μｍの層間絶縁膜６を堆積した
のち、選択エッチングしてスルーホールを開口する。つ
ぎに蒸着またはスパッタによりＡｌなどを堆積したの
ち、パターニングして上層配線７を形成する。
【０００９】このとき上層配線７の一部が６０μｍ□ま
たは６０μｍφ以上のウェーハチェック専用のプローブ
用パッドとなっている。つぎにＣＶＤ法により酸化膜や
窒化膜からなる表面保護膜８を堆積したのち、選択エッ
チングしてバンプ用のコンタクトを開口する。つぎにレ
ジスト（図示せず）をマスクとして、Ａｕめっき法また
はＣｕめっき法などによりバンプ９を形成する。既にプ
ローブ用パッドが形成されているので、このバンプ９の
サイズを４０μｍ以下にすることもできる。したがって
プローブ用パッドのピッチは、従来の８０μｍから６０
μｍ程度にまで縮小しても、千鳥配列の探針を用いるこ
とにより測定が可能になる。
たは６０μｍφ以上のウェーハチェック専用のプローブ
用パッドとなっている。つぎにＣＶＤ法により酸化膜や
窒化膜からなる表面保護膜８を堆積したのち、選択エッ
チングしてバンプ用のコンタクトを開口する。つぎにレ
ジスト（図示せず）をマスクとして、Ａｕめっき法また
はＣｕめっき法などによりバンプ９を形成する。既にプ
ローブ用パッドが形成されているので、このバンプ９の
サイズを４０μｍ以下にすることもできる。したがって
プローブ用パッドのピッチは、従来の８０μｍから６０
μｍ程度にまで縮小しても、千鳥配列の探針を用いるこ
とにより測定が可能になる。
【００１０】本実施例において、バンプ９のピッチを２
０〜３０％縮小することができる。しかも素子形成領域
２の上に上層配線７からなるウェーハチェック専用のプ
ローブ用パッドを形成することができるので半導体チッ
プのサイズを縮小することができる。
０〜３０％縮小することができる。しかも素子形成領域
２の上に上層配線７からなるウェーハチェック専用のプ
ローブ用パッドを形成することができるので半導体チッ
プのサイズを縮小することができる。
【００１１】つぎに本発明の第２の実施例について、図
２（ａ）の平面図およびそのＡ−Ｂ断面図である図２
（ｂ）を参照して説明する。
２（ａ）の平面図およびそのＡ−Ｂ断面図である図２
（ｂ）を参照して説明する。
【００１２】本実施例では素子形成領域２の上にもバン
プ９を形成した。局部的に図２（ａ）および図２（ｂ）
の中央の２個所で、外周の１列目にプローブ用パッド７
ａを、２列目にバンプ９を形成した。
プ９を形成した。局部的に図２（ａ）および図２（ｂ）
の中央の２個所で、外周の１列目にプローブ用パッド７
ａを、２列目にバンプ９を形成した。
【００１３】このように半導体チップの外周にまで素子
を形成することにより、素子形成領域の面積を減らすこ
となく、プローブ用パッドを形成することができる。
を形成することにより、素子形成領域の面積を減らすこ
となく、プローブ用パッドを形成することができる。
【００１４】つぎに本発明の第３の実施例について、図
３（ａ）の平面図およびそのＡ−Ｂ断面図である図３
（ｂ）を参照して説明する。
３（ａ）の平面図およびそのＡ−Ｂ断面図である図３
（ｂ）を参照して説明する。
【００１５】本実施例では素子形成領域２の直上を避け
てウェーハチェック専用のプローブ用パッド７ａを形成
したので、ウェーハチェックのときのストレスが素子に
加わることがない。本実施例は特に高信頼性の半導体チ
ップに適している。
てウェーハチェック専用のプローブ用パッド７ａを形成
したので、ウェーハチェックのときのストレスが素子に
加わることがない。本実施例は特に高信頼性の半導体チ
ップに適している。
【００１６】
【発明の効果】多層配線構造を用いて、上層配線からな
るウェーハチェック専用のプローブ用パッドを形成し
た。その結果、素子形成領域を縮小することなく、スト
レート配列のバンプピッチを従来よりも２０〜３０％縮
小することができた。
るウェーハチェック専用のプローブ用パッドを形成し
た。その結果、素子形成領域を縮小することなく、スト
レート配列のバンプピッチを従来よりも２０〜３０％縮
小することができた。
【００１７】本発明では外周から２列目にウェーハチェ
ック専用のプローブ用パッドを形成することができる。
また素子形成領域の上にプローブ用パッドを形成するこ
ともできるので、半導体チップの面積を縮小することが
できる。
ック専用のプローブ用パッドを形成することができる。
また素子形成領域の上にプローブ用パッドを形成するこ
ともできるので、半導体チップの面積を縮小することが
できる。
【図１】（ａ）は本発明の第１の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図２】（ａ）は本発明の第２の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図３】（ａ）は本発明の第３の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図４】（ａ）は従来のＴＡＢ用半導体チップを示す平
面図である。（ｂ）は（ａ）のＡ−Ｂ断面図である。
面図である。（ｂ）は（ａ）のＡ−Ｂ断面図である。
１ 半導体基板 ２ 素子形成領域 ３ 絶縁膜 ４ スクライブ線 ５ 下層配線 ６ 層間絶縁膜 ７ 上層配線 ７ａ プローブ用パッド ８ 表面保護膜 ９ バンプ
Claims (1)
- 【請求項１】 半導体チップ表面の外周に沿って下層配
線に接続するボンディングパッドが形成され、前記半導
体チップ表面の前記ボンディングパッドの内側に上層配
線からなるウェーハチェック用のパッドが形成されたＴ
ＡＢ用半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150173A JPH05343408A (ja) | 1992-06-10 | 1992-06-10 | Ｔａｂ用半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150173A JPH05343408A (ja) | 1992-06-10 | 1992-06-10 | Ｔａｂ用半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343408A true JPH05343408A (ja) | 1993-12-24 |
Family
ID=15491102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4150173A Withdrawn JPH05343408A (ja) | 1992-06-10 | 1992-06-10 | Ｔａｂ用半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343408A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179183A (ja) * | 1999-10-29 | 2003-06-27 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2007109746A (ja) * | 2005-10-12 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-06-10 JP JP4150173A patent/JPH05343408A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003179183A (ja) * | 1999-10-29 | 2003-06-27 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2007109746A (ja) * | 2005-10-12 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4744259B2 (ja) * | 2005-10-12 | 2011-08-10 | パナソニック株式会社 | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |