JP2007109746A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2007109746A
JP2007109746A JP2005297052A JP2005297052A JP2007109746A JP 2007109746 A JP2007109746 A JP 2007109746A JP 2005297052 A JP2005297052 A JP 2005297052A JP 2005297052 A JP2005297052 A JP 2005297052A JP 2007109746 A JP2007109746 A JP 2007109746A
Authority
JP
Japan
Prior art keywords
semiconductor element
outer peripheral
semiconductor
electrode pad
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005297052A
Other languages
English (en)
Other versions
JP4744259B2 (ja
Inventor
Kazuhiro Ishikawa
和弘 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005297052A priority Critical patent/JP4744259B2/ja
Publication of JP2007109746A publication Critical patent/JP2007109746A/ja
Application granted granted Critical
Publication of JP4744259B2 publication Critical patent/JP4744259B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】半導体素子の電極パッド間の距離の縮小や半導体素子のサイズを拡大することなく多ピン化への対応が可能となり、回路コア部の電源の出力電圧が降下するＩＲドロップ現象を防止することができる半導体装置を提供する。
【解決手段】半導体素子３の回路形成領域４の外周部にある複数の入出力セル上に外周部電極パッド５が形成され、各外周部電極パッド５に外周部バンプ１０が形成され、回路形成領域４の範囲内に設けられた入出力セル上に内部電極パッド１４が形成され、内部電極パッド１４は半導体素子３の回路に設けられた電源１８に電気的に接続され、内部電極パッド１４に２個の内部バンプ１６が形成され、フリップチップ実装により、半導体素子３と半導体基板との間にエポキシ系樹脂材を介在させて、各外周部および内部バンプ１０，１６と半導体基板の各配線電極部とが接続される。
【選択図】図２

Description

本発明は、入出力（Ｉ/Ｏ）セル上に電極パッドを形成したパッドオンエレメント（ＰＯＥ）と称する構造の半導体素子を備え、前記電極パッドにバンプが形成され、半導体素子のバンプと半導体基板の配線電極部とが電気的に接続された半導体装置およびその製造方法に関する。
図１１は従来の半導体装置５１の断面図であり、半導体素子５２が半導体基板５７上に搭載されている。図１２に示すように、半導体素子５２上の回路形成領域５３の外周部にある複数の入出力セル上には、それぞれ、Ａｌ等の材質からなる電極パッド５４が複数形成されている。これら各電極パッド５４には、Ａｕ等の材質からなる金属のバンプ５５が形成されている（レベリング不要）。
尚、半導体素子５２上の回路形成領域５３の範囲内には、回路コア部を駆動させる電力を供給する電源５６が設けられている。複数の電極パッド５４のいずれかは各電源５６に電気的に接続されている。
また、半導体基板５７の上層面には複数の配線電極部５８が設けられ、フリップチップ実装により、半導体素子５２と半導体基板５７との間にエポキシ系樹脂材５９を介在させて、前記配線電極部５８とバンプ５５とを電気的に接続している。尚、半導体基板５７の上層面の複数の配線電極部５８と裏面側にある複数の裏面ランド部６０とは内層ビア６１で連結されている。
また、図１３は従来における別の半導体装置５１の断面図を示しており、半導体素子５２の各バンプ５５に導電性接着剤６４を転写塗布させ、導電性接着剤６４を介して各バンプ５５と各配線電極部５８とが電気的に接続されている。半導体素子５２と半導体基板５７との隙間には、液状のエポキシ系樹脂材５９を注入して硬化させている。
特開平１１−３４０２６７号公報
しかしながら、従来の半導体装置５１では、半導体素子５２の機能を向上させる技術の進展に伴って、半導体素子５２の多ピン化が技術的に必要不可欠となっている。このような多ピン化を行うためには、半導体素子５２の上面の外周部にある電極パッド５４の端子数を増加させる必要があるが、その分、半導体素子５２の外辺寸法Ｌ（サイズ）が大きくなり、ユーザ規定の半導体素子寸法（サイズ）を超えてしまうといった問題が発生した。
これに対して、半導体素子５２の電極パッド５４間の距離（ピッチ）を縮小した場合、隣り同士の電極パッド５４間に、電気的な接触不良やリーク不良等の不具合が発生するといった問題があった。
さらに、前記のような多ピン化に対応するために半導体素子５２の外辺寸法Ｌが大型化すると、大型化した分、半導体素子５２の回路形成領域５３の内部に存在する回路コア部の電源５６とこの電源５６に電気的に接続される電極パッド５４との間の配線長さが長くなる。このため、電源５６の出力電圧が降下するＩＲドロップ現象が生じて、規定の半導体素子特性が得られないという問題が発生する。尚、前記ＩＲドロップとは、配線抵抗Ｒの配線に電流Ｉを流すと、ＩＲという電圧降下が起きる現象をいう。
本発明は、半導体素子の上面の外周部にある電極パッド間の距離（ピッチ）の縮小や半導体素子の外辺寸法（サイズ）を拡大することなく半導体素子の多ピン化への対応が可能となり、さらに、回路コア部の電源の出力電圧が降下するＩＲドロップ現象を大幅に低減することができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するために、本第１発明は、半導体素子の回路形成領域の外周部にある複数の入出力セル上にそれぞれ外周部電極パッドが形成され、各外周部電極パッドに外周部バンプが形成された半導体装置であって、上記半導体素子の回路形成領域の範囲内に設けられた入出力セル上に内部電極パッドが形成され、上記内部電極パッドに複数の内部バンプが形成され、フリップチップ実装により、上記半導体素子と半導体基板との間に絶縁性を有する樹脂材を介在させて、半導体素子の各外周部および内部バンプと半導体基板の各配線電極部とを電気的に接続しているものである。
これによると、外周部電極パッドとは別に、回路形成領域の範囲内に内部電極パッドを形成し、内部電極パッドに複数の内部バンプを形成しているため、半導体素子の全ての電極パッド数は内部電極パッドの数だけ増加し、したがって、外周部電極パッド間の距離（ピッチ）を縮小したり或いは半導体素子の外辺寸法（サイズ）を拡大することなく、半導体素子を多ピン化することができる。
また、フリップチップ実装により、半導体素子の内部バンプと半導体基板の配線電極部とは電気的に接続されているが、フリップチップ実装の際、半導体基板に反りやうねりが発生し易く、このような反りやうねりにより、前記内部バンプが配線電極部から外れる可能性がある。内部電極パッドに形成された内部バンプが１個の場合では、この内部バンプが配線電極部から外れてしまうと、内部バンプと配線電極部との電気的接続が途絶えてしまうため、接続信頼性が低いといった問題があるが、これに対して本発明では、内部電極パッドに形成された内部バンプは複数個であり、これら複数個の内部バンプを１個の配線電極部に接続しているため、上記半導体基板に反りやうねりが発生しても、複数個全ての内部バンプが一度に配線電極部から外れる可能性は非常に低く、ほとんどの場合、いずれかの内部バンプが配線電極部から外れたとしても、残りの内部バンプと配線電極部との
接続が確保される。これにより、接続が維持され、接続の信頼性が向上する。
さらに、半導体素子の回路形成領域から発生する熱は、内部電極パッドから内部バンプを伝達し、半導体基板を経由してユーザー基板や筐体へと効率良く放散される。これにより、半導体素子や半導体装置の消費電力を低減することができる。
本第２発明は、半導体素子の各外周部および内部バンプと半導体基板の各配線電極部とが導電性接着材を介して電気的に接続されているものである。
本第３発明は、半導体素子の内部電極パッドに、検査用のプローブ針を接触させる検査領域が形成されているものである。
本第４発明は、検査領域を挟んだ両側にそれぞれ内部バンプが形成されているものである。
本第５発明は、回路形成領域の範囲内には、回路コア部を駆動させる電力を供給する電源が設けられており、内部電極パッドの個数は、少なくとも前記電源の個数に対応しており、上記各電源毎にそれぞれ内部電極パッドが電気的に接続されているものである。
これによると、電源に内部電極パッドを電気的に接続することにより、従来のように電源に外周部電極パッドを電気的に接続した場合と比べて、電源と内部電極パッドとの間の配線長さを短縮することができる。このため、電源の出力電圧が降下するＩＲドロップ現象を大幅に低減することができる。
本第６発明は、半導体素子は四角形状であり、外周部および内部電極パッドは長方形状に形成され、半導体素子を対角線によって４つの三角形の区画領域に区切り、上記各区画領域に含まれる外周部および内部電極パッドは、半導体素子の外縁辺に対して、短辺側が平行になるように配置されているものである。
これによると、プローブ試験の際、プローブ針をそれぞれ外周部電極パッドおよび内部電極パッドに接触させ、半導体素子の電気的特性を試験する。この際、一般に、プローブ針は半導体素子の四方外側から内側へ移動しながら外周部電極パッドおよび内部電極パッドに接触してこれら各電極パッド上を滑るため、プローブ針の移動方向と外周部および内部電極パッドの長辺の向きとが同じになる。これにより、プローブ針と各電極パッドとの接触距離を長く確保することができるため、プローブ試験の信頼性が向上する。
本第７発明は、上記第１発明に記載の半導体装置の製造方法であって、ウェハ上に形成された半導体素子の外周部および内部電極パッドにそれぞれプローブ針を接触させて電気的な検査を行なう工程と、ウェハを切断して複数の半導体素子に分割する工程と、半導体素子の外周部電極パッドに外周部バンプを形成するとともに内部電極パッドに内部バンプを形成する工程と、半導体基板の上面にシート形状の樹脂材を貼り付ける工程と、半導体基板上に半導体素子をアライメントし、上記樹脂材を介して熱圧着方式でフリップチップ実装して、各外周部および内部バンプと各配線電極部とを電気的に接続する工程とを備えたものである。
本第８発明は、上記第２発明に記載の半導体装置の製造方法であって、ウェハ上に形成された半導体素子の外周部および内部電極パッドにそれぞれプローブ針を接触させて電気的な検査を行なう工程と、ウェハを切断して複数の半導体素子に分割する工程と、半導体素子の外周部電極パッドに外周部バンプを形成するとともに内部電極パッドに内部バンプを形成する工程と、半導体基板上に半導体素子をアライメントし、フリップチップ実装して、導電性接着材を介して各外周部および内部バンプと各配線電極部とを電気的に接続する工程と、半導体素子と半導体基板との隙間に液状の樹脂材を注入塗布して硬化させる工程とを備えたものである。
以上のように本発明によると、外周部電極パッド間の距離（ピッチ）を縮小したり或いは半導体素子の外辺寸法（サイズ）を拡大することなく、半導体素子を多ピン化することができる。
また、フリップチップ実装の際、半導体基板に反りやうねりが発生しても、複数個全ての内部バンプが一度に配線電極部から外れる可能性は非常に低く、ほとんどの場合、いずれかの内部バンプが配線電極部から外れたとしても、残りの内部バンプと配線電極部との接続が確保される。これにより、接続が維持され、接続の信頼性が向上する。
さらに、半導体素子の回路形成領域から発生する熱は、内部電極パッドから内部バンプを伝達し、半導体基板を経由してユーザー基板や筐体へと効率良く放散される。これにより、半導体素子や半導体装置の消費電力を低減することができる。
また、従来のものと比べて、半導体素子の電源と内部電極パッドとの間の配線長さが短縮されるため、電源の出力電圧が降下するＩＲドロップ現象を大幅に低減することができる。
さらに、プローブ針の移動方向と外周部および内部電極パッドの長辺の向きとが同じになるため、プローブ針と各電極パッドとの接触距離を長く確保することができ、プローブ試験の信頼性が向上する。
以下、本発明における実施の形態を図面に基いて説明する。
（実施の形態１）
図１に示すように、１は、半導体基板２上に半導体素子３を搭載した半導体装置である。また、図２は回路形成面を上面にした四角形状の半導体素子３の平面図である。この半導体素子３の回路形成領域４の外周部にある複数の入出力（Ｉ／Ｏ）セル上にはそれぞれ、長方形状の外周部電極パッド５が形成されている。各外周部電極パッド５には、検査用のプローブ針７を接触させてプローブ痕８を付ける検査領域９と、Ａｕ等の材質からなる外周部バンプ１０を形成したバンプ形成領域１１とが設けられている。
また、回路形成領域４の範囲内に設けられた入出力（Ｉ／Ｏ）セル上にはそれぞれ、長方形状の内部電極パッド１４が形成されている。各内部電極パッド１４には、検査用のプローブ針７を接触させてプローブ痕８を付ける検査領域１５と、Ａｕ等の材質からなる内部バンプ１６を形成したバンプ形成領域１７とが設けられている。尚、バンプ形成領域１７は検査領域１５を挟んだ両側にあり、これにより、各内部電極パッド１４上にはそれぞれ内部バンプ１６が２個ずつ形成されている。
また、回路形成領域４の範囲内の回路には、回路コア部を駆動させる電力を供給する電源１８が複数設けられている。内部電極パッド１４の個数は電源１８の個数と同数であり、内部電極パッド１４は電源１８の真上に位置しており、各電源１８毎にそれぞれ内部電極パッド１４が電気的に接続されている。
また、図３に示すように、半導体素子３を対角線Ａによって４つの三角形の区画領域１９ａ〜１９ｄに区切った場合、各区画領域１９ａ〜１９ｄに含まれる外周部および内部電極パッド５，１４は、同じ区画領域１９ａ〜１９ｄに含まれる半導体素子３の外縁辺２０ａ〜２０ｄに対して、短辺側が平行になるように配置されている。
また、図１に示すように、半導体基板２は多層回路基板であり、半導体基板２の上層面には複数の配線電極部２３が形成されている。これら配線電極部２３と半導体基板２の裏面側に形成された複数の裏面ランド部２４とが内層ビア２５で連結されている。
半導体素子３と半導体基板２との間には、絶縁性を有するシート形状のエポキシ系樹脂材２６が介在しており、半導体素子３の各外周部および内部バンプ１０，１６が半導体基板２の各配線電極部２３に電気的に接続されている。
次に、前記半導体装置１の製造方法を説明する。
（１）検査工程
先ず、図４（ａ）（ｂ）に示すように、ウェハ２８上に形成された複数の半導体素子３の外周部および内部電極パッド５，１４の検査領域９，１５にそれぞれプローブ針７を接触させ、各検査領域９，１５にプローブ痕８を形成して電気的な検査を行なう。
（２）切断工程
次に、ウェハ２８を切断して複数の半導体素子３に分割する。
（３）バンプ形成工程
次に、図４（ｃ）に示すように、半導体素子３の外周部電極パッド５に外周部バンプ１０を形成するとともに内部電極パッド１４に内部バンプ１６を形成する。
（４）樹脂材貼り付け工程
次に、図４（ｄ）に示すように、半導体基板２の上面にシート形状のエポキシ系樹脂材２６を貼り付ける。
（５）実装工程
その後、図４（ｅ）に示すように、半導体素子３を反転させ、半導体基板２上に半導体素子３をアライメントし、エポキシ系樹脂材２６を介して高温高荷重を負荷する熱圧着方式（例えば２３０℃／１０秒程度：５０〜６０ｇｆ／Ｂ）によりフリップチップ実装し、各外周部および内部バンプ１０，１６と各配線電極部２３とを電気的に接続する。
前記（１）〜（５）の工程により半導体装置１が製造される。
以下、上記構成における作用を説明する。
図２（ａ）に示すように、外周部電極パッド５とは別に、回路形成領域４の範囲内に内部電極パッド１４を形成し、各内部電極パッド１４に内部バンプ１６を形成しているため、半導体素子３の全ての電極パッド数は内部電極パッド１４の数だけ増加し、したがって、外周部電極パッド１４間の距離（ピッチ）を縮小したり或いは半導体素子３の外辺寸法Ｌ（サイズ）を拡大することなく、半導体素子３を多ピン化することができ、半導体素子３のコストダウンを図ることができる。
また、図１（ｂ）に示すように、フリップチップ実装により、半導体素子３の内部バンプ１６と半導体基板２の配線電極部２３とは電気的に接続されているが、フリップチップ実装の際、半導体基板２に反りやうねりが発生し易く、このような反りやうねりにより、内部バンプ１６が配線電極部２３から外れる可能性がある。内部電極パッド１４に形成された内部バンプ１６が１個の場合では、この内部バンプ１６が配線電極部２３から外れてしまうと、内部バンプ１６と配線電極部２３との電気的接続が途絶えてしまうため、接続信頼性が低いといった問題があるが、これに対して本実施の形態１では、内部電極パッド１４に形成された内部バンプ１６は２個であり、これら２個の内部バンプ１６を１個の配線電極部２３に接続しているため、上記半導体基板２に反りやうねりが発生しても、２個の内部バンプ１６が両方とも一度に配線電極部２３から外れる可能性は非常に低く、ほとんどの場合、いずれか一方の内部バンプ１６が配線電極部２３から外れたとしても、残りの他方の内部バンプ１６と配線電極部２３との接続が確保される。したがって、接続が維持され、接続の信頼性が向上する。
さらに、半導体素子３の回路形成領域４から発生する熱は、内部電極パッド１４から内部バンプ１６を伝達し、半導体基板２を経由してユーザー基板や筐体へと効率良く放散される。これにより、半導体素子３や半導体装置１の消費電力を低減することができる。尚、一例として、１ワット当りの温度上昇を示す熱抵抗データ値も従来より約３５％程度小さくすることが可能となる。
また、図２（ａ）に示すように、電源１８に内部電極パッド１４を電気的に接続しているため、従来（図１２参照）のように電源５６に外周部電極パッド５４を電気的に接続する場合と比べて、電源１８と内部電極パッド１４との間の配線長さが短縮される。これにより、電源１８の出力電圧が降下するＩＲドロップ現象を大幅に低減することができ、半導体素子３の更なる高速化を図って、微細プロセスに対するデバイス性能の向上化を実現することができる。
また、半導体装置１を製造する際の前記（１）検査工程において、プローブ針７は、図４（ａ）に示すように半導体素子３の四方外側から内側へ所定方向Ｂに移動しながら、外周部電極パッド５の検査領域９および内部電極パッド１４の検査領域１５に接触して滑る。これにより、プローブ針７の移動方向（すなわち所定方向Ｂ）と各外周部および内部電極パッド５，１４の長辺の向きとが同じになるため、前記各検査領域９，１５におけるプローブ針７と各電極パッド５，１４との接触距離を長く確保することができ、プローブ試験の信頼性が向上する。
さらに、半導体素子３を構成する層数を削減できるため、半導体素子３を製造する際のマスク代や製造工程の削減が可能となり、半導体素子３とその製造工程に関わるコストダウンの実現や半導体素子３の生産性の向上化も図ることができる。
（実施の形態２）
図５に示すように、半導体素子３の各外周部および内部バンプ１０，１６と半導体基板２の各配線電極部２３とが導電性接着材３５を介して電気的に接続されている。
次に、前記半導体装置１の製造方法を説明する。
先述した実施の形態１と同様に、図６（ａ）（ｂ）で示す（１）検査工程と、（２）切断工程と、図６（ｃ）で示す（３）バンプ形成工程とを行う。
（４）実装工程
次に、図６（ｄ）に示すように、半導体素子３の各外周部および内部バンプ１０，１６に導電性接着材３５を塗布し、半導体素子３を反転させ、半導体基板２上に半導体素子３をアライメントして、高温高荷重を負荷する熱圧着方式によりフリップチップ実装し、導電性接着材３５を介して各外周部および内部バンプ１０，１６と各配線電極部２３とを電気的に接続する。
（５）樹脂注入工程
その後、図６（ｅ）に示すように、半導体素子３と半導体基板２との隙間に、絶縁性を有する液状のエポキシ系樹脂材２６を注入塗布し、１２０℃程度の高温状態でエポキシ系樹脂材２６を硬化させる。
前記（１）〜（５）の工程により半導体装置１が製造される。
前記各実施の形態では、図１（ｂ），図５（ｂ）に示すように、１個の内部電極パッド１４に２個の内部バンプ１６を形成しているが、３個以上の複数個形成してもよく、例えば、図７（ａ）（ｂ）に示すように、内部バンプ１６を４個或いは８個形成してもよい。
前記各実施の形態では、内部電極パッド１４を長方形に形成しているが、長方形に限定されるものではなく、例えば図８（ａ）〜（ｄ）に示すように、正方形に形成してもよい。さらには、四角形以外の形状、例えば、図９（ａ）〜（ｃ）に示すようなＩ形状や、（ｄ）に示すような瓢箪形状に形成してもよい。
前記各実施の形態では、図２（ｂ）に示すように、外周部電極パッド５上に外周部バンプ１０を形成する際、外周部バンプ１０をプローブ痕８の横隣りに形成しているが、図１０に示すように、外周部バンプ１０をプローブ痕８の位置上に重ねて形成してもよい。
前記各実施の形態では、図２（ａ）に示すように、内部電極パッド１４を電源１８の真上に配置しているが、電源１８の近傍に配置してもよい。また、内部電極パッド１４の個数を電源１８の個数と同数にしているが、内部電極パッド１４の個数を電源１８の個数よりも多くしてもよい。この場合、電源１８に接続された特定の内部電極パッド１４に、別の内部電極パッド１４が内部配線を介して接続される。これによると、半導体基板２に反りやうねりが発生しても、特定の内部電極パッド１４の内部バンプ１６と別の内部電極パッド１４の内部バンプ１６とが一度に配線電極部２３から外れる可能性は非常に低く、ほとんどの場合、前記特定又は別のいずれかの内部電極パッド１４の内部バンプ１６が配線電極部２３から外れたとしても、残りの内部電極パッド１４の内部バンプ１６と配線電極部２３との接続が確保される。これにより、接続が維持され、接続の信頼性が向上する。また、１つの電源１８に対して、前記特定の内部電極パッド１４と別の内部電極パッド１４とを選択して用いることも可能である。
本発明は、半導体素子の電極パッドに金属の複数のバンプを形成し、フリップチップ実装により、これら各バンプを半導体基板に形成された複数の配線電極部に接続するタイプの半導体装置に有用である。
本発明の実施の形態１における半導体装置の図であり、（ａ）は縦断面図、（ｂ）は（ａ）における内部電極パッドの箇所の拡大図である。 同、半導体装置の半導体素子の図であり、（ａ）は平面図、（ｂ）は（ａ）における一部拡大図である。 同、半導体装置の半導体素子の図であり、（ａ）は半導体素子の４つの区画領域を示した図、（ｂ）は４つの区画領域のうちの１つを示した図である。 同、半導体装置の製造方法を示す図である。 本発明の実施の形態２における半導体装置の図であり、（ａ）は縦断面図、（ｂ）は（ａ）における内部電極パッドの箇所の拡大図である。 同、半導体装置の製造方法を示す図である。 本発明の他の実施の形態における半導体装置の内部電極パッドの図である。 本発明の他の実施の形態における半導体装置の内部電極パッドの図である。 本発明の他の実施の形態における半導体装置の内部電極パッドの図である。 本発明の他の実施の形態における半導体装置の外周部電極パッドの図である。 従来の半導体装置の断面図である。 同、半導体装置の半導体素子の平面図である。 他の従来の半導体装置の断面図である。
符号の説明
１ 半導体装置
２ 半導体基板
３ 半導体素子
４ 回路形成領域
５ 外周部電極パッド
７ プローブ針
１０ 外周部バンプ
１４ 内部電極パッド
１５ 検査領域
１６ 内部バンプ
１８ 電源
１９ａ〜１９ｄ 区画領域
２０ａ〜２０ｄ 外縁辺
２３ 配線電極部
２６ エポキシ系樹脂材
２８ ウェハ
３５ 導電性接着剤
Ａ 対角線

Claims (8)

  1. 半導体素子の回路形成領域の外周部にある複数の入出力セル上にそれぞれ外周部電極パッドが形成され、各外周部電極パッドに外周部バンプが形成された半導体装置であって、
    上記半導体素子の回路形成領域の範囲内に設けられた入出力セル上に内部電極パッドが形成され、
    上記内部電極パッドに複数の内部バンプが形成され、
    フリップチップ実装により、上記半導体素子と半導体基板との間に絶縁性を有する樹脂材を介在させて、半導体素子の各外周部および内部バンプと半導体基板の各配線電極部とを電気的に接続していることを特徴とする半導体装置。
  2. 半導体素子の各外周部および内部バンプと半導体基板の各配線電極部とが導電性接着材を介して電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 半導体素子の内部電極パッドに、検査用のプローブ針を接触させる検査領域が形成されていることを特徴とする請求項１又は請求項２記載の半導体装置。
  4. 検査領域を挟んだ両側にそれぞれ内部バンプが形成されていることを特徴とする請求項３記載の半導体装置。
  5. 内部電極パッドの個数は、少なくとも半導体素子の回路に設けられた電源の個数に対応しており、
    上記各電源毎にそれぞれ内部電極パッドが電気的に接続されていることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 半導体素子は四角形状であり、
    外周部および内部電極パッドは長方形状に形成され、
    半導体素子を対角線によって４つの三角形の区画領域に区切り、
    上記各区画領域に含まれる外周部および内部電極パッドは、半導体素子の外縁辺に対して、短辺側が平行になるように配置されていることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 上記請求項１に記載の半導体装置の製造方法であって、
    ウェハ上に形成された半導体素子の外周部および内部電極パッドにそれぞれプローブ針を接触させて電気的な検査を行なう工程と、
    ウェハを切断して複数の半導体素子に分割する工程と、
    半導体素子の外周部電極パッドに外周部バンプを形成するとともに内部電極パッドに内部バンプを形成する工程と、
    半導体基板の上面にシート形状の樹脂材を貼り付ける工程と、
    半導体基板上に半導体素子をアライメントし、上記樹脂材を介して熱圧着方式でフリップチップ実装して、各外周部および内部バンプと各配線電極部とを電気的に接続する工程とを備えたことを特徴とする半導体装置の製造方法。
  8. 上記請求項２に記載の半導体装置の製造方法であって、
    ウェハ上に形成された半導体素子の外周部および内部電極パッドにそれぞれプローブ針を接触させて電気的な検査を行なう工程と、
    ウェハを切断して複数の半導体素子に分割する工程と、
    半導体素子の外周部電極パッドに外周部バンプを形成するとともに内部電極パッドに内部バンプを形成する工程と、
    半導体基板上に半導体素子をアライメントし、フリップチップ実装して、導電性接着材を介して各外周部および内部バンプと各配線電極部とを電気的に接続する工程と、
    半導体素子と半導体基板との隙間に液状の樹脂材を注入塗布して硬化させる工程とを備えたことを特徴とする半導体装置の製造方法。
JP2005297052A 2005-10-12 2005-10-12 半導体装置およびその製造方法 Active JP4744259B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005297052A JP4744259B2 (ja) 2005-10-12 2005-10-12 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005297052A JP4744259B2 (ja) 2005-10-12 2005-10-12 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011048432A Division JP2011119765A (ja) 2011-03-07 2011-03-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007109746A true JP2007109746A (ja) 2007-04-26
JP4744259B2 JP4744259B2 (ja) 2011-08-10

Family

ID=38035397

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005297052A Active JP4744259B2 (ja) 2005-10-12 2005-10-12 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP4744259B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170008303A (ko) * 2014-05-27 2017-01-23 마이크론 테크놀로지, 인크 여분의 전기 커넥터들을 갖는 상호연결 구조 및 관련 시스템들 및 방법들
JP2017085170A (ja) * 2017-01-30 2017-05-18 ルネサスエレクトロニクス株式会社 半導体装置
CN111799241A (zh) * 2020-06-24 2020-10-20 霸州市云谷电子科技有限公司 邦定结构及其制作方法和显示面板
CN113885237A (zh) * 2021-10-22 2022-01-04 江苏瑞恒中显光电科技有限公司 一种lcm显示屏加工工艺

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56119651A (en) * 1980-02-22 1981-09-19 Nippon Steel Corp Production of amorphous metal sheet
JPH05343408A (ja) * 1992-06-10 1993-12-24 Nec Corp Ｔａｂ用半導体チップ
JP2000164620A (ja) * 1998-11-27 2000-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び半導体集積回路装置の組立方法
JP2001168143A (ja) * 1999-12-07 2001-06-22 Nippon Dempa Kogyo Co Ltd 集積素子及びその実装構造並びにこれを用いた水晶発振器
JP2002090422A (ja) * 2000-09-13 2002-03-27 Toshiba Corp 半導体装置及びその製造方法
JP2004014645A (ja) * 2002-06-04 2004-01-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2005217264A (ja) * 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法および製造装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56119651U (ja) * 1980-02-15 1981-09-11

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56119651A (en) * 1980-02-22 1981-09-19 Nippon Steel Corp Production of amorphous metal sheet
JPH05343408A (ja) * 1992-06-10 1993-12-24 Nec Corp Ｔａｂ用半導体チップ
JP2000164620A (ja) * 1998-11-27 2000-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び半導体集積回路装置の組立方法
JP2001168143A (ja) * 1999-12-07 2001-06-22 Nippon Dempa Kogyo Co Ltd 集積素子及びその実装構造並びにこれを用いた水晶発振器
JP2002090422A (ja) * 2000-09-13 2002-03-27 Toshiba Corp 半導体装置及びその製造方法
JP2004014645A (ja) * 2002-06-04 2004-01-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2005217264A (ja) * 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法および製造装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710660A (zh) * 2014-05-27 2020-09-25 美光科技公司 具有冗余电连接器的互连结构及相关系统与方法
KR20170008303A (ko) * 2014-05-27 2017-01-23 마이크론 테크놀로지, 인크 여분의 전기 커넥터들을 갖는 상호연결 구조 및 관련 시스템들 및 방법들
CN111710660B (zh) * 2014-05-27 2024-01-26 美光科技公司 具有冗余电连接器的互连结构及相关系统与方法
JP2017517888A (ja) * 2014-05-27 2017-06-29 マイクロン テクノロジー， インク． 冗長電気コネクタを有する相互接続構造と、それに関連するシステムおよび方法
US10192852B2 (en) 2014-05-27 2019-01-29 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
KR101968396B1 (ko) * 2014-05-27 2019-04-11 마이크론 테크놀로지, 인크 여분의 전기 커넥터들을 갖는 상호연결 구조 및 관련 시스템들 및 방법들
CN106489201A (zh) * 2014-05-27 2017-03-08 美光科技公司 具有冗余电连接器的互连结构及相关系统与方法
US11626388B2 (en) 2014-05-27 2023-04-11 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
US11233036B2 (en) 2014-05-27 2022-01-25 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
US10943888B2 (en) 2014-05-27 2021-03-09 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
JP2017085170A (ja) * 2017-01-30 2017-05-18 ルネサスエレクトロニクス株式会社 半導体装置
CN111799241A (zh) * 2020-06-24 2020-10-20 霸州市云谷电子科技有限公司 邦定结构及其制作方法和显示面板
CN113885237A (zh) * 2021-10-22 2022-01-04 江苏瑞恒中显光电科技有限公司 一种lcm显示屏加工工艺
CN113885237B (zh) * 2021-10-22 2024-04-16 江苏瑞恒中显光电科技有限公司 一种lcm显示屏加工工艺

Also Published As

Publication number Publication date
JP4744259B2 (ja) 2011-08-10

Similar Documents

Publication Publication Date Title
JP5096782B2 (ja) 半導体装置
US10141273B2 (en) Semiconductor device and manufacturing method thereof
US20060273463A1 (en) Semiconductor device and mounting structure thereof
JP5342422B2 (ja) 半導体装置およびその製造方法
KR20020060558A (ko) 반도체장치
JP2007027287A (ja) 半導体装置およびその製造方法
KR20150050404A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP4744259B2 (ja) 半導体装置およびその製造方法
TWI453870B (zh) 配線電路基板及其製造方法
US7598608B2 (en) Mounting substrate
JP2006229018A (ja) テープキャリア基板およびその製造方法および半導体装置
US7786478B2 (en) Semiconductor integrated circuit having terminal for measuring bump connection resistance and semiconductor device provided with the same
JP2007201044A (ja) 電子デバイス
JP2011119765A (ja) 半導体装置およびその製造方法
JP2009295857A (ja) Ｉｃチップと外部配線との接続構造およびｉｃチップ
JP2005243975A (ja) 半導体装置
JP4324773B2 (ja) 半導体装置の製造方法
JP4174008B2 (ja) 半導体装置
JP2008060159A (ja) 半導体装置およびその製造方法
JP2004363319A (ja) 実装基板及び半導体装置
JP2016162813A (ja) プリント基板及びハンダ付け方法
JP2007141947A (ja) 半導体装置およびその製造方法
JP4767556B2 (ja) 半導体装置
JP2009130074A (ja) 半導体装置
JP6028908B2 (ja) 半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110510

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4744259

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250