KR101968396B1 - 여분의 전기 커넥터들을 갖는 상호연결 구조 및 관련 시스템들 및 방법들 - Google Patents

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아닐쿠마 찬돌루
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마이크론 테크놀로지, 인크
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H01L2224/17107—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

여분의 전기 커넥터들을 갖는 상호연결 구조들을 갖는 반도체 다이 어셈블리들이 본 출원에 개시된다. 일 실시예에서, 반도체 다이 어셈블리는 제 1 반도체 다이, 제 2 반도체 다이, 및 제 1 반도체 다이와 제 2 반도체 다이 사이에 상호연결 구조를 포함한다. 상호연결 구조는 제 1 반도체 다이에 결합된 제 1 전도성 필름 및 2 반도체 다이에 결합된 제 2 전도성 필름을 포함한다. 상호 연결 구조는 제 1 전도성 필름과 제 2 전도성 필름사이에서 연장되고 제 1 전도성 필름을 통하여 서로 전기적으로 결합되는 복수개의 여분의 전기 커넥터들을 더 포함한다.

Description

여분의 전기 커넥터들을 갖는 상호연결 구조 및 관련 시스템들 및 방법들 {INTERCONNECT STRUCTURE WITH REDUNDANT ELECTRICAL CONNECTORS AND ASSOCIATED SYSTEMS AND METHODS}
개시된 실시예들은 반도체 다이 어셈블리내 적층 반도체 다이들 사이에 형성된 상호연결 구조(interconnect structure)들에 관한 것이다. 몇몇 실시예들에서, 본 기술은 여분의(redundant) 전도성 전기 커넥터들을 갖는 상호연결 구조에 관한 것이다.
메모리 칩들, 마이크로프로세서 칩들, 및 이미저 칩(imager chip)들을 포함하는 패키징된 반도체 다이들은 전형적으로 플라스틱 보호 덮개 안에 봉입되고 그리고 기판상에 장착된 반도체 다이를 포함한다. 다이는 메모리 셀들, 프로세서 회로들, 및 이미저 디바이스들과 같은 기능 특징부들 뿐만 아니라 기능 특징부들에 전기적으로 연결된 본드 패드(bond pad)들을 포함한다. 본드 패드들은 다이가 외부 회로부에 연결되는 것을 허용하기 위해 보호 덮개 바깥쪽 단말(terminal)들에 전기적으로 연결될 수 있다.
일부 다이 패키지들내에서, 반도체 다이들은 인접한　다이들 사이에 배치된 상호연결부들(interconnect)에 의해 서로 전기적으로 연결되고 서로의 위에 적층 될 수 있다. 상호연결부들은 금속 솔더(solder)로 인접한 다이들의 본드 패드들에 연결될 수 있다. 그러나, 금속 솔더 본딩에서의 한가지 난제는 금속 솔더가 상호연결부들 및/또는 본드 패드들에 적절하게 결합되지 않는다는 것이다. 결과적으로, 상호연결부들은 개방 회로가 될 수 있고, 이는 다이 패키지가 적절하게 기능하지 않게 할 수 있다. 이는, 차례로, 제조동안에 공정 수율을 줄일 수 있다.
도 1은 본 기술의 일 실시예에 따라 구성된 반도체 다이 어셈블리의 단면도이다.
도 2a는 본 기술의 실시예에 따라 구성된 상호연결 구조를 포함하는 반도체 디바이스의 확대 단면도이다.
도 2b는 제조동안에 발생할 수 있는 솔더 본드들의 임의의 실패 모드들을 예시하는 단면도이다.
도 3은 본 기술의 또 다른 실시예에 따라 구성된 상호연결 구조들을 보여주는 상부 평면도이다.
도면들 4a-4h는 본 기술의 실시예들에 따라 선택된 상호연결 구조들을 만들기 위한 방법에서 다양한 스테이지들에서의 반도체 디바이스를 예시하는 단면도들이다.
도 5은 본 기술의 실시예들에 따라 구성된 반도체 다이 어셈블리를 포함하는 시스템의 개략도이다.
여분의 전기 커넥터(redundant electrical connector)들을 갖는 상호연결 구조들을 갖는 적층 반도체 다이 어셈블리들 및 연관된 시스템들 및 방법들의 여러 실시예들에 대한 특정 세부사항들이 이하에서 설명된다. 용어들 "반도체 디바이스(semiconductor device)" 및 “반도체 다이(semiconductor die)”는 일반적으로 로직 디바이스, 메모리 디바이스, 또는 다른 반도체 회로, 컴포넌트, 등과 같은 반도체 재료를 포함하는 고체-상태 디바이스를 지칭한다. 또한, 용어들 "반도체 디바이스" 및 “반도체 다이”는 마감된 디바이스 또는 마감된 디바이스가 되기 전에 다양한 스테이지들의 프로세싱에서의 어셈블리 또는 다른 구조를 지칭할 수 있다. 그것이 사용되는 환경에 의존하여, 용어 “기판(substrate)”는 웨이퍼-레벨 기판 또는 싱귤레이션된(singulated) 다이-레벨 기판을 나타낼 수 있다. 관련 기술분야의 통상의 기술자는 본 출원에서 설명된 방법들의 적절한 단계들이 웨이퍼 레벨에서 또는 다이 레벨에서 수행될 수 있다는 것을 인식할 것이다. 더욱이, 만약 문맥이 다른식으로 표시되지 않으면, 본 출원에 개시된 구조들은 통상의 반도체-제조 기술들을 이용하여 형성될 수 있다. 재료들은 예를 들어, 화학적 기상 증착, 물리적 기상 증착, 원자 층 증착, 스핀 코팅, 및/또는 다른 적절한 기술들을 이용하여 증착될 수 있다. 유사하게, 재료들은 예를 들어, 플라즈마 에칭, 습식 에칭, 화학적-기계적 평탄화, 또는 다른 적절한 기술들을 이용하여 제거될 수 있다. 관련 기술분야에 통상의 기술자는 또한 기술이 부가적인 실시예들을 가질 수 있으며, 기술은 도 1-5를 참조하여 이하에서 설명된 실시예들에 대한 세부사항들 중 여러 개를 가지지 않고서 실시될 수 있다는 것을 이해할 것이다.
본원에서 사용된, 용어들 "수직(vertical)", "측면(lateral)", "상부(upper)" 및 "하부(lower)"는 도면들에 도시된 방위를 고려하여 반도체 다이 어셈블리들에서의 특징부들의 상대적인 방향들 또는 위치들을 나타낼 수 있다. 예를 들면, "상부" 또는 "최상부(uppermost)"는 또 다른 특징부보다 페이지의 꼭대기에 더 가깝게 위치된 특징부를 나타낼 수 있다. 이들 용어들은, 다른 방위들을 가진 반도체 디바이스들을 포함하도록 광범위하게 해석되어야 한다.
도 1은 본 기술의 실시예에 따라 구성된 반도체 다이 어셈블리(100)("어셈블리(100)")의 단면도이다. 어셈블리 (100)는 제 2 반도체 다이 (102b)에 의해 지탱되는 제 1 반도체 다이들 (102a)의 적층(총괄하여 “반도체 다이들 (102)”)을 포함한다. 제 2 반도체 다이 (102b)는, 차례로, 인터포저 (120)에 의해 지탱된다. 인터포저 (120)는 인터포저 (120)와 패키지 기판 (125) 사이에 연결된 전기 커넥터들 (미도시), 예컨대 비아(via)들, 금속 트레이스들, 등.)을 갖는 예를 들어, 반도체 다이, 유전체 스페이서, 및/또는 다른 적절한 기판을 포함할 수 있다. 패키지 기판 (125)은 어셈블리 (100)를 외부 회로부 (미도시)에 전기적으로 결합하는 예를 들어, 인터포저(interposer), 인쇄 회로 기판, 다른 로직 다이, 또는 패키지 컨택(contact)들 (127) (예를 들어, 본드 패드들) 및 전기 커넥터들 (128) (예를 들어, 솔더 볼들)에 연결된 다른 적절한 기판을 포함할 수 있다. 일부 실시예들에서, 패키지 기판 (125) 및/또는 인터포저 (120)는 상이하게 구성될 수 있다. 예를 들어, 일부 실시예들에서 인터포저 (120)는 생략될 수 있고, 제 2 반도체 다이 (102b)가 패키지 기판 (125)에 직접 연결될 수 있다.
어셈블리 (100)는 열 전도성 케이싱(casing) (110) (“케이싱 (110)”)을 더 포함할 수 있다. 케이싱 (110)은 캡 부분 (112) 및 캡 부분 (112)과 일체로 형성되거나 또는 거기에 부착된 벽 부분 (113)을 포함할 수 있다. 캡 부분 (112)은 제 1 본드 재료 (114a) (예를 들어, 접착제)에 의해 최상단 제 1 반도체 다이 (102a)에 부착될 수 있다. 벽 부분 (113)은 제 2 본드 재료 (114b) (예를 들어, 접착제)에 의해 제 1 반도체 다이 (102a)의 주변 부분 (106) (당해 기술분야의 통상의 기술자들에 "포치(porch)" 또는 "쉘프(shelf)로서 알려진) 에 부착되고 캡 부분 (112)으로부터 수직으로 멀어지는 방향으로 연장될 수 있다. 보호 덮개 제공에 추가하여, 케이싱 (110)은 반도체 다이들 (102)로부터의 열 에너지를 흡수하고 다른 데로 소산시키는 열 스프레더(heat spreader)의 역할을 할 수 있다. 케이싱 (110)은 따라서 열 전도성 재료, 예컨대 니켈 (Ni), 구리 (Cu), 알루미늄 (Al), 높은 열 전도도들을 갖는 세라믹 재료들 (예를 들어, 알루미늄 나이트라이드), 및/또는 다른 적절한 열 전도성 재료들로 만들어질 수 있다.
일부 실시예들에서, 제 1 본드 재료 (114a) 및/또는 제 2 본드 재료 (114b)은 관련 기술 분야에서 "열 본드 재료들" 또는 "TIM들"로 알려진 것으로 만들어질 수 있고, 이는 표면 접합들에서 (예를 들어, 다이 표면과 열 스프레더 사이의) 열 컨택 전도도를 증가시키도록 디자인된다. TIM들은 전도성 재료들 (예를 들어, 탄소 나노-튜브들, 솔더 재료들, 다이아몬드-유사 탄소 (DLC), 등.), 뿐만 아니라 상태-변화 재료들로 도핑될 수 있는 실리콘계 그리스들, 겔들, 또는 접착제들을 포함할 수 있다. 다른 실시예들에서, 제 1 본드 재료 (114a) 및/또는 제 2 본드 재료 (114b)는 다른 적절한 재료들, 예컨대 금속들 (예를 들어, 구리) 및/또는 다른 적절한 열 전도성 재료들을 포함할 수 있다.
제 1 및/또는 제 2 반도체 다이들 (102)의 전부 또는 일부는 적어도 부분적으로 유전체 언더필(underfill) 재료 (116)안에 엔캡슐레이트(encapsulate)될 수 있다. 언더필 재료 (116)는 다이와 기계적 연결을 강화시키기 위해서 및/또는 도전체들 및/또는 구조들 (예를 들어, 상호연결부들)사이의 전기적 절연을 제공하기 위해 다이들의 일부 또는 전부 사이에 및/또는 그 주변에 증착될 수 있거나 또는 다른식으로 형성될 수 있다. 언더필 재료 (116)는 비-전도성 에폭시 페이스트, 모세관 언더필, 비-전도성 필름, 주형된 언더필일 수 있거나 및/또는 다른 적절한 전기-절연 재료들을 포함한다. 몇몇 실시예들에서, 언더필 재료 (116)는 어셈블리 (100)의 다이들을 통한 열 소산을 강화하기 위해서 그것의 열 전도도에 기초하여 선택될 수 있다. 일부 실시예들에서, 케이싱 (110)을 최상단 제 1 반도체 다이 (102a)에 부착하기 위해 제 1 본드 재료 (114a) 및/또는 제 2 본드 재료 (114b) 대신 언더필 재료 (116)가 사용될 수 있다.
반도체 다이들(102)은 실리콘-온-절연체, 화합물 반도체(예로서, 질화 갈륨), 또는 다른 적절한 기판과 같은, 반도체 기판으로 각각 형성될 수 있다. 반도체 기판은 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤-액세스 메모리(SRAM), 플래시 메모리, 메모리 프로세싱 회로들, 이미징 컴포넌트들, 및/또는 다른 반도체 디바이스들을 포함한, 다른 형태들의 통합 회로 디바이스들과 같은, 다양한 통합 회로 컴포넌트들 또는 기능적 특징부들 중 임의의 것을 가진 반도체 다이들로 절단되거나 또는 싱귤레이팅될 수 있다. 선택된 실시예들에서, 어셈블리(100)는 하이브리드 메모리 큐브(HMC:hybrid memory cube)로서 구성될 수 있는데, HMC 안에는 제 1메모리 다이들(102a)이 데이터 저장(예로서, DRAM 다이들)을 제공하며 제 2 메모리 다이(102b)가 메모리 제어(예로서, DRAM 제어)를 제공한다. 몇몇 실시예들에서, 어셈블리(100)는 반도체 다이들(102) 중 하나 이상 이외에 및/또는 그것 대신에 다른 반도체 다이들을 포함할 수 있다. 예를 들어, 이런 반도체 다이들은 데이터 스토리지 및/또는 메모리 제어 컴포넌트들 외에 집적 회로 컴포넌트들을 포함할 수 있다. 더구나, 비록 어셈블리 (100)가 인터포저 (120) 위에 적층된 9개의 다이들을 포함하지만, 다른 실시예들에서 어셈블리 (100)는 9개보다 작은 다이들 (예를 들어, 6개의 다이들) 또는 9개 보다 많은 다이들 (예를 들어, 12 다이들, 14 다이들, 16 다이들, 32 다이들, 등)을 포함할 수 있다. 예를 들어, 일 실시예에서, 어셈블리 (100)는 2개의 로직 다이들 위에 적층된 4개의 메모리 다이들을 포함할 수 있다. 또한, 다양한 실시예들에서, 반도체 다이들 (102)은 상이한 사이즈들을 가질 수 있다. 예를 들어, 일부 실시예들에서 제 2 반도체 다이 (102b)는 제 1 반도체 다이들 (102a) 중 적어도 하나와 동일한 풋프린트를 가질 수 있다.
추가로 도 1 에 도시된, 어셈블리 (100)는 반도체 다이들 (102)의 제 1 측면 (109a) (예를 들어, 프론트 사이드)상에 복수개의 제 1 전도성 트레이스들 (140a) (“제 1 트레이스들 (140a)”), 반도체 다이들 (102)의 제 2 측면 (109b) (예를 들어, 백 사이드)상에 복수개의 제 2 전도성 트레이스들 (140b) (“제 2 트레이스들 (140b)”), 및 개별 제 1 트레이스들 (140a)을 개별 제 2 트레이스들 (140b)와 상호 결합하는 복수개의 상호연결 구조들 (130)을 더 포함한다. 각각의 제 1 및 제 2 트레이스들 (140a) 및 (140b)는 예를 들어, 반도체 다이들 (102)의 일 측면을 가로질러 측면으로(laterally) 연장되는 전도성 라인, 전도성 플레이트, 또는 다른 전도성 구조를 포함할 수 있다. 예시된 실시예에서, 제 1 및 제 2 트레이스들 (140a) 및 (140b)은 대응하는 쓰루-기판 비아들 (TSV들) (142)에 결합된다. TSV들은 반도체 다이들 (102)의 대향 측면들에 제 1 및 제 2 트레이스들 (140a) 및 (140b)을 상호결합하도록 구성된다. 도시된 바와 같이, TSV들 (142)은 반도체 다이들 (102)의 중심쪽으로 배치될 수 있고, 제 1 및 제 2 트레이스들 (140a) 및 (140b)은 TSV들 (142)로부터 바깥쪽으로 및 상호연결 구조들 (130) 쪽으로 펼쳐질 수 있다. 다른 실시예들에서, 그러나, TSV들 (142), 제 1 및 제 2 트레이스들 (140a) 및 (140b), 및/또는 상호연결 구조들 (130)은 상이하게 배열될 수 있다.
상호연결 구조들 (130)은 각각 인접한 반도체 다이들 (102)의 개별 제 1 트레이스들 (140a)과 개별 제 2 트레이스들 (140b) 사이에 결합된 복수개의 여분의 전기 커넥터들 (134) (“여분의 커넥터들 (134)”)을 포함할 수 있다. 이와 같이, 제 1 및 제 2 트레이스들 (140a) 및 (140b)의 각각의 쌍은 복수개의 여분의 커넥터들 (134)에 의해 함께 전기적으로 및 열적으로 결합된다. 이 실시예의 일 측면에서, 여분의 커넥터들 (134)은 제조동안에 공정 수율을 개선할 수 있다. 예를 들어, 이하에서 더 상세하게 설명될 것처럼, 개별 구조들 (130)은 트레이스들 (140a) 및 (140b)을 따라서 서로 이격된 복수개의 여분의 커넥터들이 있기 때문에 통상의 상호연결부들 또는 다른 전기 커넥터들에 비하여 개방 회로의 경향이 더 적다. 이 실시예의 다른 측면에서, 여분의 커넥터들 (134)은 반도체 다이들 (102)의 적층을 통하여 그리고 케이싱 (110)의 캡 부분 (112) 쪽으로 열의 전도를 강화시킬 수 있다. 특별히, 여분의 커넥터들 (134)은 인접한 반도체 다이들 (102) 사이의 열 전송 경로들을 제공할 수 있다. 몇몇 실시예들에서, 여분의 커넥터들 (134)은 반도체 다이들 (102)을 가로질러 열을 측면으로 분산시키기 위해 개별 트레이스들 (140a) 및 (140b)을 따라서 서로로부터 이격될 수 있다. 추가의 또는 대안적인 실시예들에서, 추가의 여분의 전기 커넥터들 (138) (은선(hidden line)들로)이 추가로 열을 분산시키기 위해 반도체 다이들 (102)의 안쪽 부분들 (예를 들어, TSV들 (142)사이) 및/또는 바깥쪽 부분들 (예를 들어, 다이들 (102)의 에지들쪽으로) 사이에서 연장될 수 있다.
도 2a는 본 기술에 실시예에 따라 구성된 상호연결 구조 (230)을 갖는 반도체 디바이스 (205)의 확대도이다. 도시된 바와 같이, 상호연결 구조 (230)는 제 1 반도체 기판 (204a) (예를 들어, 반도체 웨이퍼 또는 다이)과 제 2 반도체 기판 (204b) (예를 들어, 반도체 웨이퍼 또는 다이) 사이에서 연장되는 복수개의 여분의 전기 커넥터들 (234) (“여분의 커넥터들 (234)”)을 포함한다. 각각의 여분의 커넥터들 (234)은 제 1 기판 (204a)의 제 1 전도성 필름, 또는 제 1 트레이스 (240a)에 결합된 전도성 부재, 또는 필라 (232)를 포함한다. 여분의 커넥터들 (234)은 또한 제 2 기판 (204b) 위에 제 2 전도성 필름, 또는 제 2 트레이스 (240b)에 결합된 제 2 전도성 부재, 또는 본드 패드 (233) (예를 들어, 양각된(raised) 본드 패드)를 포함한다. 전도성 본드 재료 (235)는 본드 패드 (233)를 대응하는 필라 (232)의 말단 부분 (237)에 결합하는 전도성 접합부(conductive joint)를 형성할 수 있다. 전도성 본드 재료 (235)는 예를 들어, 솔더 (예를 들어, 금속 솔더), 전도성 에폭시, 또는 전도성 페이스트를 포함할 수 있다.
일반적으로, 솔더 본드 재료들이 갖는 한가지 난제는 그것들이 상호연결부를 본드 패드에 적절하게 본딩하는데 실패할 수 있다는 것이다. 도 2b는, 예를 들어, 솔더 본드 재료 (295)의 몇몇의 실패 모드들을 도시한다. 제 1 실패 모드 F1는 상호연결부 (292)가 인접한 상호연결부들 (미도시)의 높이에 비하여 더 작은 높이를 가질 때 발생한다. 이 실패 모드에서, 상호연결부 (292)와 그것의 대응하는 본드 패드 (293)사이의 더 큰 갭이 본드 재료 (295)가 본드 패드 (293)에 컨택하는 것을 막는다. 제 2 실패 모드 F2는 상호연결부 (292) 및/또는 본드 패드 (293) 상에 잔류 오염 (미도시)이 본드 재료 (295)가 상호연결부 (292) 및/또는 본드 패드 (293)에 젖는 것을 막을 때 발생한다. 제 3 실패 모드 F3은 재용융(reflow) 또는 다른 가열 프로세스들 동안에 발생하는 솔더 위킹(solder wicking)에 기인될 수 있다. 특별히, 솔더 위킹은 표면 장력이 (가열된) 본드 재료 (295)를 상호연결부 (292)의 측벽들 (296) 쪽으로 그리고 본드 패드 (293)로부터 멀리 끌어 당길때 발생한다. 제 4 실패 모드 F4는 상호연결부 (292)와 본드 패드 (293) 사이의 본드 재료 (295)의 균열(cracking) 또는 파손(breakage)을 수반한다. 균열은 예를 들어, 솔더 재료가 상호연결부의 어떤 재료들 (예를 들어, 팔라듐 (Pd))을 소비할때(즉, 상호 연결부의 재료와 반응할 때) 발생할 수 있고 본드 재료 (295)가 잘 부러지고 파손되는 경향이 있게 된다.
그러나, 본 기술의 여러 실시예들에 따라 구성된 상호연결 구조들은 종래의 상호연결부들 및 관련 구조들의 이런 저런 제한들을 처리할 수 있다. 다시 도 2a를 참고하여, 여분의 커넥터들 (234)은 설사 어떤 커넥터들 (234)이 실패한다할지라도 (예를 들어, 실패 모드들 F1-F4중 하나에 의해), 상호연결 구조 (230)는 다른 여분의 커넥터들 (234)중 적어도 하나가 제 1 및 제 2 트레이스들 (240a) 및 (240b)에 연결되어 있는 한 실패하지 않도록 구성된다. 도 2a에 도시된 실시예에서, 예를 들어, 여분의 커넥터들 (234) 중 네개까지 개방 회로 상호연결 구조 (230) 없이 실패할 수 있다. 다른 실시예들에서, 상호연결 구조 (230)는 상이한 수의 여분의 커넥터들, 예컨대 5개보다 많은 여분의 커넥터들 (예를 들어, 6, 8, 10, 또는 그 이상 커넥터들) 또는 5 보다 작은 여분의 커넥터들 (예를 들어, 2, 3, 또는 4 커넥터들)을 가질 수 있다. 몇몇 실시예들에서, 여분의 수의 커넥터들은 제조동안에 예상되는 공정 수율을 개선시키기 위해 선택될 수 있다. 예를 들어, 일부 경우들에서 세개의 여분의 커넥터들을 갖는 상호연결 구조는 0.5% 만큼 공정 수율을 증가시킬 수 있지만, 반면 네개의 여분의 커넥터들은 추가의 0.05% 만큼 수율을 증가시킬 수 있다. 이런 시나리오에서, 공정 수율에서 예상되는 차이가 무시할 수 있기 때문에 네개의-커넥터 구성 보다는 세개의-커넥터 구성이 수락할 만 할 수 있다.
다양한 실시예들의 상호연결 구조들의 다른 장점은 여분의 전기 커넥터들이 전도성 접합부를 통한 (예를 들어, 여분의 상호연결부들 (234)의 본드 재료 (235)를 통과하는) 전류 밀도를 줄일 수 있다는 것이다. 예를 들어, 10개의 여분의 커넥터들을 갖는 상호연결 구조는 그것의 전도성 접합부들의 각각을 통한 전류 밀도에서 약 10배 감소를 가질 수 있다. 관련된 장점은 더 낮은 전류 밀도는 전기적이동(electromigration)을 줄일 수 있다는 것이다. 예를 들어, 더 낮은 전류 밀도는 주석/은-계의 (SnAg) 솔더 접합부들을 통한 전기적이동을 줄일 수 있고, 이는 전형적으로 다른 상호연결 재료들 (예를 들어, 구리)보다 훨씬 더 많은 전기적이동의 영향을 받기 쉬울수 있다. 일부 실시예들에서, 여분의 수의 전기 커넥터들은 상호연결 구조를 가로지르는 정전 용량에서의 잠재적인 증가에 대비하여 균형된 전기적이동에 임의 감소를 달성하기 위해 선택될 수 있다.
다양한 실시예들의 상호연결 구조들의 추가 장점은 여분의 전기 커넥터들이 밀접하게(closely) 패킹될(packed) 수 있다는 것이다. 예를 들어, 도 3은 본 기술의 다른 실시예들에 따라 구성된 대응하는 상호연결 구조들 (330)의 밀접하게 패킹된 여분의 전기 커넥터들 (334) (“여분의 커넥터들 (334)”)을 보여주는 상부 평면도이다. 도시된 바와 같이, 여분의 커넥터들 (334)이 대응하는 상호연결 구조 (330)의 전도성 트레이스 (340)상에 각각 형성된다. 여분의 커넥터들 (334) 각각은 직경 d1을 가지며 간격 거리 s1 만큼씩 서로로부터 이격된다. 일 실시예에서, 직경 d1의 사이즈는 간격 거리 s1과 대략 동일할 수 있다. 다른 실시예에서, 간격 거리 s1은 직경 d1 보다 적을 수 있다. 예를 들어, 간격 거리 s1는 d1의 75% 보다 적을 수 있고, d1의 50%보다 적을 수 있거나, 또는 d1의 25%보다 적을 수 있다. 그와 대조적으로, 통상의 상호연결부들은 이런 방식으로 밀접하게 패킹되지 않을 수 있는데 이는 금속 솔더가 상호연결부들을 브리지(bridge) 할 수 있어서 전기적 쇼트를 일으킬 수 있는 위험이 있기 때문이다. 그러나, 여분의 커넥터들 (334)가 서로 (즉, 전도성 트레이스들 (340)을 통하여) 전기적으로 결합되기 때문에, 전기적 쇼트 이런 위험을 제기하지 않을 수 있다.
도면들 4a-4h는 본 기술의 실시예들에 따라 선택된 상호연결 구조들을 만들기 위한 방법에서 다양한 스테이지들에서의 반도체 디바이스(405) 부분을 예시하는 단면도들이다. 도 4a을 먼저 참조하여, 반도체 디바이스 (405)는 제 1 기판 (404a) (예를 들어, 실리콘 웨이퍼 또는 다이) 및 그 위에 형성된 제 1 유전체 재료 (450a) (예를 들어, 실리콘 옥사이드)를 포함한다. 제 1 유전체 재료 (450a)는 기판 컨택 (407) (예를 들어, 구리 본드 패드)을 노출시키기 위해 패턴화된다. 제 1 유전체 재료 (450a)는 또한 제 1 기판 (404a)의 다른 기판 컨택들 (미도시), 예컨대 제 1 기판 (404a)의 집적 회로 (IC) 디바이스 (예를 들어, 메모리; 미도시)에 연결된 기판 컨택들을 노출시키기 위해 패턴화될 수 있다. 반도체 디바이스 (405)는 제 1 유전체 재료 (450a) 및 기판 컨택 (407)상에 형성된 패턴화된 제 1 전도성 필름, 또는 제 1 전도성 트레이스 (440a) (예를 들어, 구리 또는 구리 합금 필름)을 더 포함한다.
도 4b는 마스크 (460) (예를 들어, 포토레지스트 마스크, 하드 마스크, 등) 및 제 1 유전체 재료 (450a)에 개구들 (452)을 형성한 후의 반도체 디바이스 (405)를 도시한다. 개구들 (452)는 대응하는 마스크 개구들 (461)을 통하여 제 1 유전체 재료 (450a)의 부분들을 제거함으로써 (예를 들어, 에칭) 형성될 수 있다. 도 4b에 도시된 바와 같이, 개구들 (452)은 하지의 제 1 전도성 트레이스 (440a)의 부분들을 노출시킬 수 있다.
도 4c는 제 1 전도성 트레이스 (440a) 위에 전도성 부재들, 또는 필라들 (432) 형성한 후의 반도체 디바이스 (405)를 도시한다. 몇몇 실시예들에서, 필라들 (432)은 마스크 개구들 (461) (도 4b)의 측벽들 (462) 및/또는 제 1 전도성 트레이스 (440a) 상에 시드 재료 (472) (예를 들어, 구리)를 증착하고 이어서 시드 재료 (472) 위로 전도성 재료 (470) (예를 들어, 구리)를 전기도금함으로써 형성될 수 있다. 예시된 실시예에서, 장벽 재료 (474) (예를 들어, 니켈) 및 인터페이스 재료 (475) (예를 들어, 팔라듐)이 또한 차례 차례로 전도성 재료 (472) 위에 전기도금될 수 있다. 다른 실시예들에서, 다른 증착 기술들, 예컨대 스퍼터링 증착이 전기도금 대신에 사용될 수 있다.
도 4d는 제 1 기판 (404a)에 개구 (408)를 형성하고 필라들 (432) 위에 보호용 재료 (463)를 형성한 후의 반도체 디바이스 (405)를 도시한다. 도시된 바와 같이, 개구 (408)는 제 1 기판 (404a)을 통하여 연장되어 개구 (408)의 베이스(base) 쪽의 기판 컨택 (407) 부분을 노출시킨다. 몇몇 실시예들에서, 개구 (408)는 제 1 기판 (404a)을 얇게 하고 (예를 들어, 에칭, 이면연삭, 등을 통하여) 그런다음 제거하는 기판 재료 (예를 들어, 에칭을 통하여)를 제거함으로써 형성될 수 있다. 예시된 실시예에서, 보호용 재료 또는 필름 (463) (예를 들어, 중합체 필름)은 제조동안에 필라들 (432)을 보호할 수 있다.
도 4e는 TSV (442), 제 2 유전체 재료 (450b), 및 제 2 전도성 필름, 또는 제 2 전도성 트레이스 (440b)를 형성한 후의 반도체 디바이스 (405)를 도시한다. TSV (442)는 전도성 재료 (476), 예컨대 구리 또는 구리 합금으로 제 1 기판 (404a)에 개구 (408) (도 4d)를 충전함으로써 형성될 수 있다. 몇몇 실시예들에서, 제 2 전도성 트레이스 (440b) 및 제 2 유전체 재료 (450b)는 제 1 전도성 트레이스 (440a) 및 제 1 유전체 재료 (450a)의 것과 유사한 방식으로 형성될 수 있다.
도 4f는 제 2 유전체 재료 (450b)에 마스크 (465) 및 개구들 (453)를 형성한 후의 반도체 디바이스 (405)를 도시한다. 개구들 (453)는 대응하는 마스크 개구들 (466)을 통하여 제 2 유전체 재료 (450b)의 부분들을 제거함으로써 (예를 들어, 에칭) 형성될 수 있다. 도 4f에 도시된 바와 같이, 제 2 유전체 재료 (450b)에 개구들 (453)은 하지의 제 2 전도성 트레이스 (440b) 부분들을 노출시킬 수 있다.
도 4g는 제 2 전도성 트레이스 (440b) 위에 전도성 부재들, 또는 본드 패드들 (433)을 형성한 후의 반도체 디바이스 (405)를 도시한다. 필라들 (432)에 유사하게, 본드 패드들(433)은 마스크 개구들 (466) (도 4f)의 측벽들 (467) 및/또는 제 2 전도성 트레이스 (440b) 상에 시드 재료 (477) (예를 들어, 구리)를 증착하고 이어서 시드 재료 (477) 위로 전도성 재료 (478) (예를 들어, 구리)를 전기도금함으로써 형성될 수 있다. 일부 실시예에서, 본드 패드들 (432)은 차례 차례로 전도성 재료 (478) 위에 전기도금된 장벽 재료 (484) (예를 들어, 니켈) 및 인터페이스 재료 (485) (예를 들어, 팔라듐)를 포함할 수 있다.
도 4h는 마스크 (465) 및 보호용 필름 (463) (도 4g)을 제거하고 필라들 (432)의 말단 부분들 (437)상에 본드 재료 (435) (예를 들어, 금속 솔더)를 형성한 후의 반도체 디바이스 (405)를 도시한다. 일 실시예에서, 본드 재료 (435)는 전기도금된 재료일 수 있다. 다른 실시예에서, 본드 재료 (435)는 솔더 볼(solder ball) 형태일 수 있다. 어느 한 경우에서, 본드 재료 (435)는 가열될 수 있고 (예를 들어, 재용융된) 그리고 제 2 기판 (404b)의 대응하는 본드 패드들 (433)과 접촉하게 된다. 재용융 후에, 본드 재료 (436)는 필라들 (432)을 본드 패드들 (433)에 부착하는 전도성 접합부들로 냉각 및 고체화하도록 허용될 수 있다. 몇몇 실시예들에서, 본드 패드들 (433)은 제 1 기판 (404a) (도 4g)의 본드 패드들 (433)에 구조 및 기능에서 전체적으로 유사할 수 있다.
도 1-4h를 참조하여 상기 설명된 상호연결 구조들 및/또는 반도체 다이 어셈블리들 중 임의의 것은 다양한 더 큰 및/또는 보다 복잡한 시스템들 중 임의의 것에 통합될 수 있으며, 이의 대표적인 예가 도 5에 개략적으로 도시된 시스템(590)이다. 시스템(590)은 반도체 다이 어셈블리(500), 파워 소스(592), 드라이버(594), 프로세서(596), 및/또는 다른 서브시스템들 또는 컴포넌트들(598)을 포함할 수 있다. 반도체 다이 어셈블리(500)는 상기 설명된 적층 반도체 다이 어셈블리들의 것들과 전체적으로 유사한 특징들을 포함할 수 있고, 이어 열 소산을 강화하는 다양한 특징들을 포함할 수 있다. 결과 시스템(590)은 메모리 저장, 데이터 프로세싱, 및/또는 다른 적절한 기능들과 같은, 매우 다양한 기능들 중 임의의 것을 수행할 수 있다. 따라서, 대표적인 시스템들(590)은, 제한 없이, 핸드-헬드 디바이스들(예로서, 이동 전화들, 태블릿들, 디지털 판독기들, 및 디지털 오디오 플레이어들), 컴퓨터들, 및 기기들을 포함할 수 있다. 시스템(590)의 컴포넌트들은 단일 유닛에 하우징되거나 또는 다수의, 상호 연결된 유닛들을 통해(예로서, 통신 네트워크를 통해) 분배될 수 있다. 시스템(590)의 컴포넌트들은 또한 원격 디바이스들 및 매우 다양한 컴퓨터 판독 가능한 미디어 중 임의의 것을 포함할 수 있다.
앞서 말한 것으로부터, 기술의 특정 실시예들이 예시의 목적들을 위해 여기에서 설명되었지만, 다양한 수정들이 본 개시로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 비록 반도체 다이들 어셈블리들의 몇몇의 실시예들이 HMC들에 대하여 설명되었지만, 다른 실시예들에서 반도체 다이 어셈블리들은 다른 메모리 디바이스들 또는 다른 유형들의 적층된 다이 어셈블리들로 구성될 수 있다. 추가하여, 예시된 실시예들에서 어떤 특징부들 또는 컴포넌트들은 어떤 배열들 또는 구성들을 갖는 것으로 도시되었지만, 다른 배열들 및 구성들이 가능하다. 예를 들어, 예시된 실시예에서 TSV (442) (도 4e)는 프론트-엔드 금속화 (즉, 기판 컨택 (407)을 형성한 후에) 후에 형성되지만, 다른 실시예들에서 TSV (442)는 프론트-엔드 금속화 전에 또는 그와 동시에 형성될 수 있다. 또한, 예시된 실시예들에서 필라들은 양각된 패드들에 본딩되지만, 다른 실시예들에서 필라들은 다른 구조들에 또는 전도성 트레이스에 직접 본딩될 수 있다. 게다가, 새로운 기술의 특정 실시예들과 연관된 이점들이 이들 실시예들의 맥락에서 설명되었지만, 다른 실시예들이 또한 이러한 이점들을 보여줄 수 있으며 모든 실시예들이 반드시 본 기술의 범위 내에 포함하기 위해 이러한 이점들을 보여줄 필요는 없다. 따라서, 본 개시 및 관련 기술은 본 출원에서 설명되거나 또는 명백하게 도시되지 않은 다른 실시예들을 아우를 수 있다.

Claims (34)

  1. 반도체 다이 어셈블리에 있어서,
    유전체 재료를 갖는 제 1 반도체 다이;
    제 2 반도체 다이; 및
    상기 제 1 반도체 다이를 상기 제 2 반도체 다이에 결합하는 상호연결 구조를 포함하며,
    상기 상호연결 구조는 상기 제 1 반도체 다이와 제 2 반도체 다이 사이에 있고, 상기 상호연결 구조는
    상기 제 1 반도체 다이에 결합되고 상기 유전체 재료에 완전히 매립된 제 1 전도성 필름,
    상기 제 2 반도체 다이에 결합된 제 2 전도성 필름, 및
    상기 제 1 전도성 필름과 제 2 전도성 필름사이에서 연장되는 복수개의 여분의 전기 커넥터들 - 상기 여분의 전기 커넥터들 각각은 상기 제 1 전도성 필름 위에 배치되고 상기 제 1 전도성 필름으로부터 연장되어 상기 제 2 반도체 다이를 향하는 제 1 전도성 부재와, 상기 제 2 전도성 필름으로부터 연장되어 상기 제 1 반도체 다이를 향하는 제 2 전도성 부재를 포함하며, 모든 상기 제 1 전도성 부재들은 상기 제 1 전도성 필름을 통하여 서로 전기적으로 결합됨 - 을 포함하는, 반도체 다이 어셈블리.
  2. 청구항 1에 있어서, 상기 제 1 전도성 부재들 중 적어도 하나는 상기 제 2 전도성 필름과 전기적으로 결합되지 않는, 반도체 다이 어셈블리.
  3. 청구항 1에 있어서, 상기 여분의 전기 커넥터들 각각은
    상기 제 1 전도성 부재에 결합된 솔더 재료를 포함하되,
    상기 여분의 전기 커넥터들 중 적어도 하나의 상기 솔더 재료는 상기 제 2 전도성 필름에 전기적으로 연결하는데 실패하는, 반도체 다이 어셈블리.
  4. 청구항 1에 있어서,
    상기 제 1 반도체 다이는 제 1 기판 및 상기 제 1 기판을 통하여 연장되는 제 1 쓰루-기판 비아 (TSV)를 포함하고, 상기 제 1 TSV는 상기 제 1 전도성 필름에 결합되고; 및
    상기 제 2 반도체 다이는 제 2 기판 및 상기 제 2 기판을 통하여 연장되는 제 2 TSV를 포함하고, 상기 제 2 TSV는 상기 제 2 전도성 필름에 결합되는, 반도체 다이 어셈블리.
  5. 청구항 1에 있어서,
    상기 제 1 반도체 다이는 기판 및 상기 기판을 통하여 연장되는 쓰루-기판 비아 (TSV)를 포함하고, 상기 TSV는 상기 제 1 전도성 필름에 결합되고; 및
    상기 여분의 전기 커넥터들 중 적어도 하나는 상기 TSV와 상기 제 2 전도성 필름 사이에서 연장되는, 반도체 다이 어셈블리.
  6. 청구항 1에 있어서,
    상기 제 1 전도성 필름 및 제 2 전도성 필름의 각각은 전도성 트레이스(conductive trace)를 포함하는, 반도체 다이 어셈블리.
  7. 청구항 1에 있어서,
    상기 제 1 반도체 다이는 로직 다이(logic die) 또는 메모리 다이이고; 및
    상기 제 2 반도체 다이는 로직 다이 또는 메모리 다이인, 반도체 다이 어셈블리.
  8. 반도체 다이 어셈블리에 있어서,
    유전체 재료 및 상기 유전체 재료에 완전히 매립된 제 1 전도성 트레이스를 갖는 제 1 반도체 다이;
    제 2 전도성 트레이스를 갖는 제 2 반도체 다이; 및
    상기 제 1 전도성 트레이스와 제 2 전도성 트레이스 사이에서 연장되는 복수개의 여분의 전기 커넥터들로서, 상기 여분의 전기 커넥터들의 각각은
    상기 제 1 전도성 트레이스에 결합되고 상기 제 1 전도성 트레이스로부터 연장되는 제 1 전도성 부재 - 상기 제 1 전도성 부재는 말단 부분을 포함함-,
    상기 제 2 전도성 트레이스에 결합된 제 2 전도성 부재, 및
    상기 제 1 전도성 부재 및 상기 제 2 전도성 부재들 사이의 전도성 본드 재료 - 상기 전도성 본드 재료는 상기 제 1 전도성 부재의 상기 말단 부분에 본딩됨 - 를 포함하고,
    모든 상기 제 1 전도성 부재들은 상기 제 1 전도성 트레이스를 통하여 서로 전기적으로 결합되는, 반도체 다이 어셈블리.
  9. 청구항 8에 있어서, 상기 여분의 전기 커넥터들 중 적어도 하나의 상기 전도성 본드 재료가 상기 제 1 전도성 부재의 상기 말단 부분에만 본딩되는, 반도체 다이 어셈블리.
  10. 청구항 9에 있어서, 상기 여분의 전기 커넥터들 중 적어도 하나는 상기 제 2 전도성 트레이스에 전기적으로 결합되는, 반도체 다이 어셈블리.
  11. 청구항 8에 있어서, 상기 여분의 전기 커넥터들의 전부가 상기 제 2 전도성 트레이스에 결합되는, 반도체 다이 어셈블리.
  12. 청구항 8에 있어서, 상기 여분의 전기 커넥터들의 전부보다 적은 전기 커넥터들이 상기 제 2 전도성 트레이스에 결합되는, 반도체 다이 어셈블리.
  13. 청구항 8에 있어서, 상기 제 2 전도성 부재들의 각각은 상기 전도성 본드 재료와 상기 제 2 전도성 트레이스 사이에 본드 패드(bond pad)를 더 포함하는, 반도체 다이 어셈블리.
  14. 청구항 13에 있어서, 상기 여분의 전기 커넥터들 중 적어도 하나의 상기 전도성 본드 재료가 상기 본드 패드에 본딩되지 않은, 반도체 다이 어셈블리.
  15. 청구항 8에 있어서, 상기 제 1 전도성 부재들의 각각은 상기 제 2 전도성 트레이스 쪽으로 돌출한 전도성 필라를 포함하는, 반도체 다이 어셈블리.
  16. 청구항 8에 있어서,
    상기 제 2 전도성 부재들의 각각은 상기 제 2 전도성 트레이스에 결합된 양각된 본드(raised bond) 패드를 포함하고,
    상기 제 1 전도성 부재들의 각각은 상기 제 1 전도성 트레이스에 결합되고 상기 양각된 본드 패드 쪽으로 돌출한 전도성 필라를 포함하는, 반도체 다이 어셈블리.
  17. 청구항 8에 있어서, 상기 전도성 본드 재료는 금속 솔더를 포함하는, 반도체 다이 어셈블리.
  18. 청구항 8에 있어서, 상기 제 1 반도체 다이는 기판 및 상기 기판을 통하여 연장되는 쓰루-기판 비아 (TSV)를 포함하고, 상기 TSV는 상기 제 1 전도성 트레이스에 결합된, 반도체 다이 어셈블리.
  19. 반도체 다이 어셈블리에 있어서,
    유전체 재료 및 상기 유전체 재료에 완전히 매립된 전도성 트레이스를 갖는 제 1 반도체 다이;
    제 2 반도체 다이;
    상기 전도성 트레이스에 결합되고 상기 제 2 반도체 다이 쪽으로 수직으로 연장되는 복수개의 제 1 전도성 부재들 - 상기 제 1 전도성 부재들은 상기 전도성 트레이스를 통하여 서로 전기적으로 결합됨 -; 및
    상기 제 2 반도체 다이에 부착되고 상기 제 1 반도체 다이 쪽으로 연장되는 복수개의 제 2 전도성 부재들 - 상기 제 1 전도성 부재들 중 적어도 하나는 대응하는 상기 제 2 전도성 부재들 중 하나와 결합됨 -
    을 포함하는, 반도체 다이 어셈블리.
  20. 청구항 19에 있어서, 상기 제 1 전도성 부재들은 서로로부터 측면으로 이격되어 상기 제 1 반도체 다이와 제 2 반도체 다이 사이에서 열을 전송하도록 구성되는, 반도체 다이 어셈블리.
  21. 청구항 20에 있어서,
    상기 제 2 반도체 다이를 지탱하는 패키기 기판; 및
    상기 제 1 반도체 다이 및 제 2 반도체 다이를 인클로저(enclosure)로 적어도 부분적으로 봉입하는 열 전도성 케이싱(casing)를 더 포함하는, 반도체 다이 어셈블리.
  22. 청구항 19에 있어서,
    상기 제 2 반도체 다이는 제 2 전도성 트레이스를 포함하고; 및
    하나 이상의 상기 제 1 전도성 부재들이 금속 솔더로 상기 제 2 전도성 트레이스에 결합되는, 반도체 다이 어셈블리.
  23. 반도체 다이 어셈블리를 형성하는 방법에 있어서, 상기 방법은
    제 1 반도체 다이 위에 제 1 전도성 필름을 형성하는 단계로서, 상기 제 1 전도성 필름은 상기 제 1 반도체 다이 위에 형성된 유전체 재료에 완전히 매립되는, 단계;
    제 2 반도체 다이 위에 제 2 전도성 필름을 형성하는 단계;
    복수개의 여분의 전기 커넥터들을 형성하는 단계 - 상기 여분의 전기 커넥터들 각각은 상기 제 1 전도성 필름 위에 배치되고 상기 제 1 전도성 필름으로부터 연장되어 상기 제 2 반도체 다이를 향하는 제 1 전도성 부재와, 상기 제 2 전도성 필름으로부터 연장되어 상기 제 1 반도체 다이를 향하는 제 2 전도성 부재를 포함함; 및
    상기 여분의 전기 커넥터들을 상기 제 2 전도성 필름에 결합하는 단계를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  24. 청구항 23에 있어서, 상기 여분의 전기 커넥터들을 상기 제 2 전도성 필름에 결합하는 단계는 상기 여분의 전기 커넥터들의 각각과 상기 제 2 전도성 필름 사이에 솔더 본드(solder bond)를 형성하는 단계를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  25. 청구항 23에 있어서, 상기 여분의 전기 커넥터들을 상기 제 2 전도성 필름에 결합하는 단계는 상기 여분의 전기 커넥터들의 각각과 상기 제 2 전도성 필름 상의 대응하는 본드 패드 사이에 솔더 본드를 형성하는 단계를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  26. 청구항 25에 있어서, 상기 여분의 전기 커넥터들 중 적어도 하나의 상기 솔더 본드는 상기 여분의 전기 커넥터들 중 적어도 하나를 상기 본드 패드들 중 대응하는 것과 전기적으로 연결하는데 실패하는, 반도체 다이 어셈블리를 형성하는 방법.
  27. 청구항 25에 있어서, 상기 제 1 반도체 다이의 기판을 통하여 연장되는 쓰루-기판 비아 (TSV)를 형성하는 단계를 더 포함하고, 상기 제 1 전도성 필름을 형성하는 단계는 상기 TSV를 상기 제 1 전도성 필름에 결합시키는 단계를 더 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  28. 청구항 25에 있어서,
    상기 제 1 전도성 필름을 형성하는 단계는 제 1 전도성 트레이스를 형성하는 단계를 더 포함하고; 및
    상기 제 2 전도성 필름을 형성하는 단계는 제 2 전도성 트레이스를 형성하는 단계를 더 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  29. 반도체 다이 어셈블리를 형성하는 방법에 있어서,
    제 1 반도체 다이 위에 제 1 전도성 트레이스를 형성하는 단계로서, 상기 제 1 전도성 트레이스는 상기 제 1 반도체 다이 위에 형성된 유전체 재료에 완전히 매립되는, 단계;
    상기 제 1 반도체 다이로부터 멀어지는 쪽으로 돌출하는 상기 제 1 전도성 트레이스 위에 복수개의 제 1 전도성 부재들을 형성하는 단계;
    제 2 반도체 다이 위에 복수개의 제 2 전도성 부재들을 형성하는 단계 - 상기 제 2 전도성 부재들은 상기 제 2 반도체 다이로부터 멀어지는 쪽으로 상기 제 1 반도체 다이를 향하여 돌출됨 - ;
    상기 제 1 전도성 부재들의 각각 위에 전도성 본드 재료를 배치하는 단계; 및
    상기 복수개의 제 1 전도성 부재들 개개의 것을 대응하는 제 2 전도성 부재들을 통하여 상기 제 2 반도체 다이의 제 2 전도성 트레이스에 결합시키기 위해 상기 전도성 본드 재료를 재용융시키는 단계(reflowing)를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  30. 청구항 29에 있어서, 상기 전도성 본드 재료를 배치시키는 단계는 상기 제 1 전도성 부재들의 각각 위에 금속 솔더를 배치시키는 단계를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  31. 청구항 29에 있어서, 상기 전도성 본드 재료를 재용융(reflowing)시킨 후에, 상기 제 1 전도성 부재들 중 적어도 하나의 위에 상기 전도성 본드 재료가 상기 제 2 전도성 트레이스와 솔더 접합부를 형성하는데 실패하는, 반도체 다이 어셈블리를 형성하는 방법.
  32. 청구항 29에 있어서, 상기 전도성 본드 재료를 재용융시키는 단계는 상기 제 2 전도성 트레이스 위의 본드 패드들과 상기 제 1 전도성 부재들의 대응하는 것들 사이에서 상기 전도성 본드 재료를 재용융시키는 단계를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  33. 청구항 29에 있어서, 상기 제 1 전도성 부재들을 형성하는 단계는 상기 제 1 전도성 트레이스 위에 복수개의 전도성 필라들을 형성하는 단계를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
  34. 청구항 29에 있어서,
    상기 제 1 반도체 다이는 기판 및 상기 기판을 통하여 연장되는 쓰루-기판 비아 (TSV)를 포함하고;
    상기 제 1 전도성 트레이스는 상기 TSV로부터 측면으로 멀리 연장되고; 및
    상기 제 1 전도성 부재들을 형성하는 단계는 상기 TSV와 상기 제 2 전도성 트레이스 사이에 하나 이상의 상기 제 1 전도성 부재들을 형성하는 단계를 포함하는, 반도체 다이 어셈블리를 형성하는 방법.
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