JP2001176966A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ボンディングを伴うストレスによる層間絶縁
膜および配線層、入出力パッド、表面保護膜等の損傷を
低減する。 【解決手段】 半導体基板上に設けられた入出力パッド
２下に層間絶縁膜９を介して配線層７を有し、この配線
層７および入出力パッド２間を電気的に接続するコンタ
クト８が形成されるとともに、入出力パッド２上に形成
された表面保護膜３に保護膜開口４が形成され、この保
護膜開口４を含む半導体基板上に入出力パッド２に接続
される突起電極５を形成した半導体装置であって、コン
タクト８は保護膜開口４のエッジから一定の距離を離し
て配置した。このように、保護膜開口４のエッジの真下
を避けてコンタクト８を形成することにより、保護膜開
口４のエッジの真下は平らな層間絶縁膜９となり、ボン
ディングによるストレス集中にも十分耐えることができ
る。
膜および配線層、入出力パッド、表面保護膜等の損傷を
低減する。 【解決手段】 半導体基板上に設けられた入出力パッド
２下に層間絶縁膜９を介して配線層７を有し、この配線
層７および入出力パッド２間を電気的に接続するコンタ
クト８が形成されるとともに、入出力パッド２上に形成
された表面保護膜３に保護膜開口４が形成され、この保
護膜開口４を含む半導体基板上に入出力パッド２に接続
される突起電極５を形成した半導体装置であって、コン
タクト８は保護膜開口４のエッジから一定の距離を離し
て配置した。このように、保護膜開口４のエッジの真下
を避けてコンタクト８を形成することにより、保護膜開
口４のエッジの真下は平らな層間絶縁膜９となり、ボン
ディングによるストレス集中にも十分耐えることができ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板の表
面保護膜開口周辺に設置された配線層および入出力パッ
ド間を電気的に接続するコンタクトが形成された半導体
装置をに関するものである。
面保護膜開口周辺に設置された配線層および入出力パッ
ド間を電気的に接続するコンタクトが形成された半導体
装置をに関するものである。
【０００２】
【従来の技術】図４は従来の半導体装置の入出力パッド
とその周辺部分の構造を示す平面図、図５は図４の要部
拡大断面図である。
とその周辺部分の構造を示す平面図、図５は図４の要部
拡大断面図である。
【０００３】図４および図５に示すように、半導体基板
上のトランジスタや配線などが形成されている能動領域
１に形成された拡散層１０があり、第１層目配線層
７’、第２層目配線層７”、層間絶縁膜９の上層に入出
力パッド２が形成され、その入出力パッド２上に形成さ
れた表面保護膜３に入出力パッド２の外周より内側に入
出力パッド２を露出した保護膜開口４が形成されてい
る。その開口４を含み、外部リードと接続するための金
属突起電極５を、入出力パッド２と同等か、少し小さい
面積で形成されている。金属突起電極５は、入出力パッ
ド２の上にチタンやパラジウム等のバリアメタル６を入
出力パッド２と同等の面積で形成した後、その上にめっ
きにより金やニッケル等の材料で５〜２０（μｍ）程度
の高さで形成する。入出力パッド２の上に形成するバリ
アメタル６は、入出力パッド２のアルミニウム合金主体
の金属と金属突起電極５が相互拡散しないようにする目
的で形成される。バリアメタル６は入出力パッド２のア
ルミニウム合金と金属突起電極５の材料の組み合わせに
よって必要な場合と必要ない場合がある。入出力パッド
２上に形成するバリアメタル６と金属突起電極５はフォ
トリソグラフィ工程を用いて一般的に形成される。８は
配線層７’，７”および入出力パッド２間を接続するコ
ンタクトである。
上のトランジスタや配線などが形成されている能動領域
１に形成された拡散層１０があり、第１層目配線層
７’、第２層目配線層７”、層間絶縁膜９の上層に入出
力パッド２が形成され、その入出力パッド２上に形成さ
れた表面保護膜３に入出力パッド２の外周より内側に入
出力パッド２を露出した保護膜開口４が形成されてい
る。その開口４を含み、外部リードと接続するための金
属突起電極５を、入出力パッド２と同等か、少し小さい
面積で形成されている。金属突起電極５は、入出力パッ
ド２の上にチタンやパラジウム等のバリアメタル６を入
出力パッド２と同等の面積で形成した後、その上にめっ
きにより金やニッケル等の材料で５〜２０（μｍ）程度
の高さで形成する。入出力パッド２の上に形成するバリ
アメタル６は、入出力パッド２のアルミニウム合金主体
の金属と金属突起電極５が相互拡散しないようにする目
的で形成される。バリアメタル６は入出力パッド２のア
ルミニウム合金と金属突起電極５の材料の組み合わせに
よって必要な場合と必要ない場合がある。入出力パッド
２上に形成するバリアメタル６と金属突起電極５はフォ
トリソグラフィ工程を用いて一般的に形成される。８は
配線層７’，７”および入出力パッド２間を接続するコ
ンタクトである。
【０００４】第１コンタクト８’は、次の工程により形
成される。工程１として、第１層目配線層７’上に第１
層間絶縁膜９’形成後、前記第１層間絶縁膜９’に選択
的に貫通孔を形成する。そして工程２として、前記第１
層間絶縁膜９’上および前記貫通孔の内部に導体材料を
デポジットした後、その全面をエッチングすることによ
り前記貫通孔内に前記導体材料が埋め込まれ第１コンタ
クト８’が形成される。
成される。工程１として、第１層目配線層７’上に第１
層間絶縁膜９’形成後、前記第１層間絶縁膜９’に選択
的に貫通孔を形成する。そして工程２として、前記第１
層間絶縁膜９’上および前記貫通孔の内部に導体材料を
デポジットした後、その全面をエッチングすることによ
り前記貫通孔内に前記導体材料が埋め込まれ第１コンタ
クト８’が形成される。
【０００５】また、第２コンタクト８”は次の工程によ
り形成される。工程３として、前記工程２の後、第２層
目配線層７”を前記第１層間絶縁膜９’上にパターニン
グ形成する。工程４として、パターニングされた前記第
２層目配線層７”上に第２層間絶縁膜９”を形成する。
工程５として、前記第２層間絶縁膜９”表面を研磨によ
り平らにする。工程６として、表面が平らな前記第２層
間絶縁膜９”に選択的に貫通孔を形成する。工程７とし
て、前記第２層間絶縁膜９”上および前記貫通孔の内部
に導体材料をデポジットした後、その全面をエッチング
することにより前記貫通孔内に前記導体材料が埋め込ま
れ第２コンタクト８”が形成される。第２コンタクト
８”は保護膜開口４のエッジの直下に位置している。
り形成される。工程３として、前記工程２の後、第２層
目配線層７”を前記第１層間絶縁膜９’上にパターニン
グ形成する。工程４として、パターニングされた前記第
２層目配線層７”上に第２層間絶縁膜９”を形成する。
工程５として、前記第２層間絶縁膜９”表面を研磨によ
り平らにする。工程６として、表面が平らな前記第２層
間絶縁膜９”に選択的に貫通孔を形成する。工程７とし
て、前記第２層間絶縁膜９”上および前記貫通孔の内部
に導体材料をデポジットした後、その全面をエッチング
することにより前記貫通孔内に前記導体材料が埋め込ま
れ第２コンタクト８”が形成される。第２コンタクト
８”は保護膜開口４のエッジの直下に位置している。
【０００６】
【発明が解決しようとする課題】しかしながら、前記の
第２コンタクト８”の形成工程におけるエッチング工程
により、第２コンタクト８”に埋め込まれた前記導体材
料がオーバーエッチされ、第２コンタクト８”上面が凹
となる。このため、第２層間絶縁膜９”上面と第２コン
タクト８”上面がフラットな面とはならず段差ができ
る。そしてこの段差形状が第２層間絶縁膜９”および第
２コンタクト８”上に形成された入出力パッド２や、表
面保護膜３、バリアメタル６にもトレースされる。ま
た、一般にセラミック片にダイヤモンドをコーティング
したツールを加熱し、それを用いて金属突起電極５と外
部リードを加圧、加熱し接合されるが、このボンディン
グによるストレスが大きいのは、保護膜開口４のエッジ
である。このエッジに前記の第２コンタクト８”から発
生した段差部が配置された場合、過度のストレスがその
段差部にあるバリアメタル６、表面保護膜３、入出力パ
ッド２、層間膜９、配線層７に発生し、各層にクラック
を発生させ半導体装置の信頼性を損ねる。
第２コンタクト８”の形成工程におけるエッチング工程
により、第２コンタクト８”に埋め込まれた前記導体材
料がオーバーエッチされ、第２コンタクト８”上面が凹
となる。このため、第２層間絶縁膜９”上面と第２コン
タクト８”上面がフラットな面とはならず段差ができ
る。そしてこの段差形状が第２層間絶縁膜９”および第
２コンタクト８”上に形成された入出力パッド２や、表
面保護膜３、バリアメタル６にもトレースされる。ま
た、一般にセラミック片にダイヤモンドをコーティング
したツールを加熱し、それを用いて金属突起電極５と外
部リードを加圧、加熱し接合されるが、このボンディン
グによるストレスが大きいのは、保護膜開口４のエッジ
である。このエッジに前記の第２コンタクト８”から発
生した段差部が配置された場合、過度のストレスがその
段差部にあるバリアメタル６、表面保護膜３、入出力パ
ッド２、層間膜９、配線層７に発生し、各層にクラック
を発生させ半導体装置の信頼性を損ねる。
【０００７】したがって、この発明の目的は、上記従来
技術の問題を解決し、ボンディングを伴うストレスによ
る層間絶縁膜および配線層、入出力パッド、表面保護膜
等の損傷を低減することができ信頼性の高い半導体装置
を提供することである。
技術の問題を解決し、ボンディングを伴うストレスによ
る層間絶縁膜および配線層、入出力パッド、表面保護膜
等の損傷を低減することができ信頼性の高い半導体装置
を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
にこの発明の請求項１記載の半導体装置は、半導体基板
上に設けられた入出力パッド下に層間絶縁膜を介して配
線層を有し、この配線層および入出力パッド間を電気的
に接続するコンタクトが形成されるとともに、入出力パ
ッド上に形成された表面保護膜に保護膜開口が形成さ
れ、この保護膜開口を含む半導体基板上に入出力パッド
に接続される突起電極を形成した半導体装置であって、
コンタクトは保護膜開口のエッジから一定の距離を離し
て配置した。
にこの発明の請求項１記載の半導体装置は、半導体基板
上に設けられた入出力パッド下に層間絶縁膜を介して配
線層を有し、この配線層および入出力パッド間を電気的
に接続するコンタクトが形成されるとともに、入出力パ
ッド上に形成された表面保護膜に保護膜開口が形成さ
れ、この保護膜開口を含む半導体基板上に入出力パッド
に接続される突起電極を形成した半導体装置であって、
コンタクトは保護膜開口のエッジから一定の距離を離し
て配置した。
【０００９】このように、配線層および入出力パッド間
を電気的に接続するコンタクトを、入出力パッド上に形
成された表面保護膜開口のエッジから一定の距離を離し
て配置し、保護膜開口のエッジの真下を避けてコンタク
トを形成したので、保護膜開口のエッジの真下は平らな
層間絶縁膜となり、ボンディングによるストレス集中に
も十分耐えることができる。これにより、層間絶縁膜お
よび配線層、入出力パッド、表面保護膜等の各層にクラ
ックが発生して損傷することを低減することができる。
を電気的に接続するコンタクトを、入出力パッド上に形
成された表面保護膜開口のエッジから一定の距離を離し
て配置し、保護膜開口のエッジの真下を避けてコンタク
トを形成したので、保護膜開口のエッジの真下は平らな
層間絶縁膜となり、ボンディングによるストレス集中に
も十分耐えることができる。これにより、層間絶縁膜お
よび配線層、入出力パッド、表面保護膜等の各層にクラ
ックが発生して損傷することを低減することができる。
【００１０】請求項２記載の半導体装置は、請求項１に
おいて、入出力パッドは、能動領域を含む領域上に形成
されている。このように、入出力パッドは、能動領域を
含む領域上に形成されているので、基板上の回路などが
設けられた能動領域において損傷を低減でき、半導体装
置の動作の信頼性が向上する。
おいて、入出力パッドは、能動領域を含む領域上に形成
されている。このように、入出力パッドは、能動領域を
含む領域上に形成されているので、基板上の回路などが
設けられた能動領域において損傷を低減でき、半導体装
置の動作の信頼性が向上する。
【００１１】
【発明の実施の形態】この発明の実施の形態を図１〜図
３に基づいて説明する。図１はこの発明の実施の形態に
おける半導体装置の入出力パッドとその周辺部分の構造
を示す平面図、図２は図１の要部拡大断面図である。半
導体基板上に設けられた入出力パッド２下に層間絶縁膜
９を介して配線層７を有し、この配線層７および入出力
パッド２間を電気的に接続するコンタクト８が形成され
るとともに、入出力パッド２上に形成された表面保護膜
３に保護膜開口４が形成され、この保護膜開口４を含む
半導体基板上に入出力パッド２に接続される突起電極５
を形成している。また、コンタクト８は保護膜開口４の
エッジから一定の距離を離して配置した。
３に基づいて説明する。図１はこの発明の実施の形態に
おける半導体装置の入出力パッドとその周辺部分の構造
を示す平面図、図２は図１の要部拡大断面図である。半
導体基板上に設けられた入出力パッド２下に層間絶縁膜
９を介して配線層７を有し、この配線層７および入出力
パッド２間を電気的に接続するコンタクト８が形成され
るとともに、入出力パッド２上に形成された表面保護膜
３に保護膜開口４が形成され、この保護膜開口４を含む
半導体基板上に入出力パッド２に接続される突起電極５
を形成している。また、コンタクト８は保護膜開口４の
エッジから一定の距離を離して配置した。
【００１２】また、図１および図２に示すように、半導
体基板上のトランジスタや配線回路などが形成されてい
る能動領域１に形成された拡散層１０があり、配線層７
を構成する第１層目配線層７’、第２層目配線層７”、
および層間絶縁膜９を構成する第１層間絶縁膜９’、第
２層間絶縁膜９”の上層に入出力パッド２が形成されて
いる。また、入出力パッド２上に形成された表面保護膜
３に入出力パッド２の外周より内側に入出力パッド２を
露出した保護膜開口４が形成され、その開口４を含み、
外部リードと接続するための金属突起電極５を、入出力
パッド２と同等か、少し小さい面積で形成されている。
体基板上のトランジスタや配線回路などが形成されてい
る能動領域１に形成された拡散層１０があり、配線層７
を構成する第１層目配線層７’、第２層目配線層７”、
および層間絶縁膜９を構成する第１層間絶縁膜９’、第
２層間絶縁膜９”の上層に入出力パッド２が形成されて
いる。また、入出力パッド２上に形成された表面保護膜
３に入出力パッド２の外周より内側に入出力パッド２を
露出した保護膜開口４が形成され、その開口４を含み、
外部リードと接続するための金属突起電極５を、入出力
パッド２と同等か、少し小さい面積で形成されている。
【００１３】金属突起電極５は、入出力パッド２の上に
チタンやパラジウム等のバリアメタル６を入出力パッド
２と同等の面積で形成し（例えば特開平５−２９９４２
０号公報参照）た後、その上にめっきにより金やニッケ
ル等の材料で５〜２０μｍ程度の高さで形成する。入出
力パッド２の上に形成するバリアメタル６は、入出力パ
ッド２のアルミニウム合金主体の金属と金属突起電極５
が相互拡散しないようにする目的で形成される。バリア
メタル６は入出力パッド２のアルミニウム合金と金属突
起電極５の材料の組み合わせによって必要な場合と必要
ない場合がある。入出力パッド２上に形成するバリアメ
タル６と金属突起電極５はフォトリソグラフィ工程を用
いて一般的に形成される。８は第１，２層目配線層
７’，７”および入出力パッド２間を接続するコンタク
トである。
チタンやパラジウム等のバリアメタル６を入出力パッド
２と同等の面積で形成し（例えば特開平５−２９９４２
０号公報参照）た後、その上にめっきにより金やニッケ
ル等の材料で５〜２０μｍ程度の高さで形成する。入出
力パッド２の上に形成するバリアメタル６は、入出力パ
ッド２のアルミニウム合金主体の金属と金属突起電極５
が相互拡散しないようにする目的で形成される。バリア
メタル６は入出力パッド２のアルミニウム合金と金属突
起電極５の材料の組み合わせによって必要な場合と必要
ない場合がある。入出力パッド２上に形成するバリアメ
タル６と金属突起電極５はフォトリソグラフィ工程を用
いて一般的に形成される。８は第１，２層目配線層
７’，７”および入出力パッド２間を接続するコンタク
トである。
【００１４】コンタクト８のうち一方の第１コンタクト
８’は、次の工程により形成される。工程１として、第
１層目配線層７’上に第１層間絶縁膜９’形成後、前記
第１層間絶縁膜９’に選択的に貫通孔を形成する。工程
２として、前記第１層間絶縁膜９’上および前記貫通孔
の内部に導体材料をデポジットした後、その全面をエッ
チングすることにより前記貫通孔内に前記導体材料が埋
め込まれ第１コンタクト８’が形成される。
８’は、次の工程により形成される。工程１として、第
１層目配線層７’上に第１層間絶縁膜９’形成後、前記
第１層間絶縁膜９’に選択的に貫通孔を形成する。工程
２として、前記第１層間絶縁膜９’上および前記貫通孔
の内部に導体材料をデポジットした後、その全面をエッ
チングすることにより前記貫通孔内に前記導体材料が埋
め込まれ第１コンタクト８’が形成される。
【００１５】また、他方の第２コンタクト８”は次の工
程により形成される。工程３として、前記工程２の後、
第２層目配線層７”を前記第１層間絶縁膜９’上にパタ
ーニング形成する。工程４として、パターニングされた
前記第２層目配線層７”上に第２層間絶縁膜９”を形成
する。工程５として、前記第２層間絶縁膜９”表面を研
磨により平らにする。工程６として、表面が平らな前記
第２層間絶縁膜９”に選択的に貫通孔を形成する。工程
７として、前記第２層間絶縁膜上および前記貫通孔の内
部に導体材料をデポジットした後、その全面をエッチン
グすることにより前記貫通孔内に前記導体材料が埋め込
まれ第２コンタクト８”が形成される。第２コンタクト
８”は保護膜開口４のエッジの直下に配置しない。
程により形成される。工程３として、前記工程２の後、
第２層目配線層７”を前記第１層間絶縁膜９’上にパタ
ーニング形成する。工程４として、パターニングされた
前記第２層目配線層７”上に第２層間絶縁膜９”を形成
する。工程５として、前記第２層間絶縁膜９”表面を研
磨により平らにする。工程６として、表面が平らな前記
第２層間絶縁膜９”に選択的に貫通孔を形成する。工程
７として、前記第２層間絶縁膜上および前記貫通孔の内
部に導体材料をデポジットした後、その全面をエッチン
グすることにより前記貫通孔内に前記導体材料が埋め込
まれ第２コンタクト８”が形成される。第２コンタクト
８”は保護膜開口４のエッジの直下に配置しない。
【００１６】上記構成においてさらに具体的に説明す
る。入出力パッド２はアルミニウム合金を主成分とした
金属膜で形成し、パッドピッチ１３すなわち入出力パッ
ド２の幅と隣接するパッド間の間隔との和を４５μｍと
し、入出力パッド２の平面サイズは入出力パッド幅寸法
１１を４０μｍ、入出力パッド奥行寸法１２を８０μｍ
とした。表面保護膜３にはプラズマＣＶＤ法によるＳｉ
Ｎを使用し、保護膜開口４は幅寸法を１０μｍ、奥行寸
法を５０μｍとする。金属突起電極５は電解めっき法に
より金（Ａｕ）を材料に使用して形成し、その外形は金
属突起電極幅寸法１４を３０μｍ、金属突起電極奥行寸
法１５を７０μｍとする。入出力パッド２と金属突起電
極５の間には、チタン（Ｔｉ）と金（Ａｕ）を材料とし
たバリアメタル６をスパッタリングにより薄膜形成して
ある。その外形サイズは入出力パッド２と同等である。
る。入出力パッド２はアルミニウム合金を主成分とした
金属膜で形成し、パッドピッチ１３すなわち入出力パッ
ド２の幅と隣接するパッド間の間隔との和を４５μｍと
し、入出力パッド２の平面サイズは入出力パッド幅寸法
１１を４０μｍ、入出力パッド奥行寸法１２を８０μｍ
とした。表面保護膜３にはプラズマＣＶＤ法によるＳｉ
Ｎを使用し、保護膜開口４は幅寸法を１０μｍ、奥行寸
法を５０μｍとする。金属突起電極５は電解めっき法に
より金（Ａｕ）を材料に使用して形成し、その外形は金
属突起電極幅寸法１４を３０μｍ、金属突起電極奥行寸
法１５を７０μｍとする。入出力パッド２と金属突起電
極５の間には、チタン（Ｔｉ）と金（Ａｕ）を材料とし
たバリアメタル６をスパッタリングにより薄膜形成して
ある。その外形サイズは入出力パッド２と同等である。
【００１７】図３は図１の要部を拡大して示す要部平面
図である。図３に示すように、コンタクト８は、幅寸法
１６を０. ６μｍ以上とし、相互隣接した二つのコンタ
クト間の間隔１７は０. ６μｍ以上とした。また、第２
コンタクト８”と保護膜開口４のエッジとの位置関係
は、開口４のエッジより外側の突き出し寸法１８を１.
０μｍ以上、開口４のエッジより内側の突き出し寸法１
９を１. ０μｍ以上とした。
図である。図３に示すように、コンタクト８は、幅寸法
１６を０. ６μｍ以上とし、相互隣接した二つのコンタ
クト間の間隔１７は０. ６μｍ以上とした。また、第２
コンタクト８”と保護膜開口４のエッジとの位置関係
は、開口４のエッジより外側の突き出し寸法１８を１.
０μｍ以上、開口４のエッジより内側の突き出し寸法１
９を１. ０μｍ以上とした。
【００１８】上記の通り保護膜開口４のエッジの真下を
避けてコンタクト８を形成することにより、保護膜開口
４のエッジの真下は平らな層間絶縁膜９となり、ボンデ
ィングによるストレス集中にも十分耐えることのできる
構造となり、層間絶縁膜９および配線層７、入出力パッ
ド２、表面保護膜３、バリアメタル６の損傷を低減する
ことができる。
避けてコンタクト８を形成することにより、保護膜開口
４のエッジの真下は平らな層間絶縁膜９となり、ボンデ
ィングによるストレス集中にも十分耐えることのできる
構造となり、層間絶縁膜９および配線層７、入出力パッ
ド２、表面保護膜３、バリアメタル６の損傷を低減する
ことができる。
【００１９】
【発明の効果】この発明の請求項１記載の半導体装置
は、配線層および入出力パッド間を電気的に接続するコ
ンタクトを、入出力パッド上に形成された表面保護膜開
口のエッジから一定の距離を離して配置し、保護膜開口
のエッジの真下を避けてコンタクトを形成したので、保
護膜開口のエッジの真下は平らな層間絶縁膜となり、ボ
ンディングによるストレス集中にも十分耐えることがで
きる。これにより、層間絶縁膜および配線層、入出力パ
ッド、表面保護膜等の各層にクラックが発生して損傷す
ることを低減することができる。
は、配線層および入出力パッド間を電気的に接続するコ
ンタクトを、入出力パッド上に形成された表面保護膜開
口のエッジから一定の距離を離して配置し、保護膜開口
のエッジの真下を避けてコンタクトを形成したので、保
護膜開口のエッジの真下は平らな層間絶縁膜となり、ボ
ンディングによるストレス集中にも十分耐えることがで
きる。これにより、層間絶縁膜および配線層、入出力パ
ッド、表面保護膜等の各層にクラックが発生して損傷す
ることを低減することができる。
【００２０】請求項２では、入出力パッドは、能動領域
を含む領域上に形成されているので、基板上の回路など
が設けられた能動領域において損傷を低減でき、半導体
装置の動作の信頼性が向上する。
を含む領域上に形成されているので、基板上の回路など
が設けられた能動領域において損傷を低減でき、半導体
装置の動作の信頼性が向上する。
【図１】この発明の実施の形態における半導体装置の入
出力パッドとその周辺部分の構造を示す平面図である。
出力パッドとその周辺部分の構造を示す平面図である。
【図２】図１の要部拡大断面図である。
【図３】図１の要部を拡大して示す要部平面図である。
【図４】従来例の入出力パッドとその周辺部分の構造を
示す平面図である。
示す平面図である。
【図５】図４の要部拡大断面図である。
１ 能動領域 ２ 入出力パッド ３ 表面保護膜 ４ 保護膜開口 ５ 金属突起電極 ６ バリアメタル ７ 下層配線層 ７’ 第１層目配線層 ７” 第２層目配線層 ８ コンタクト ８’ 第１コンタクト ８” 第２コンタクト ９ 層間絶縁膜 ９’ 第１層間絶縁膜 ９” 第２層間絶縁膜 １０ 拡散層 １１ 入出力パッド幅寸法 １２ 入出力パッド奥行寸法 １３ パッドピッチ １４ 金属突起電極幅寸法 １５ 金属突起電極奥行寸法 １６ コンタクト幅寸法 １７ 隣接コンタクト間寸法 １８ 保護膜開口のエッジから外側へのコンタクトの突
き出し寸法 １９ 保護膜開口のエッジから内側へのコンタクトの突
き出し寸法
き出し寸法 １９ 保護膜開口のエッジから内側へのコンタクトの突
き出し寸法
フロントページの続き Ｆターム(参考） 5F033 HH07 HH13 HH18 JJ01 JJ07 JJ13 JJ18 KK08 MM05 MM13 NN06 NN07 PP15 PP27 PP28 QQ37 RR06 SS15 UU01 VV07 XX17
Claims (2)
- 【請求項１】 半導体基板上に設けられた入出力パッド
下に層間絶縁膜を介して配線層を有し、この配線層およ
び前記入出力パッド間を電気的に接続するコンタクトが
形成されるとともに、前記入出力パッド上に形成された
表面保護膜に保護膜開口が形成され、この保護膜開口を
含む半導体基板上に前記入出力パッドに接続される突起
電極を形成した半導体装置であって、前記コンタクトは
前記保護膜開口のエッジから一定の距離を離して配置し
たことを特徴とする半導体装置。 - 【請求項２】 入出力パッドは、能動領域を含む領域上
に形成されている請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36131799A JP2001176966A (ja) | 1999-12-20 | 1999-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36131799A JP2001176966A (ja) | 1999-12-20 | 1999-12-20 | 半導体装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007204499A Division JP2007300139A (ja) | 2007-08-06 | 2007-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176966A true JP2001176966A (ja) | 2001-06-29 |
Family
ID=18473089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36131799A Pending JP2001176966A (ja) | 1999-12-20 | 1999-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176966A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7230338B2 (en) | 2004-06-04 | 2007-06-12 | Seiko Epson Corporation | Semiconductor device that improves electrical connection reliability |
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| JP2009111073A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
-
1999
- 1999-12-20 JP JP36131799A patent/JP2001176966A/ja active Pending
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| US8810039B2 (en) | 2005-09-02 | 2014-08-19 | Panasonic Corporation | Semiconductor device having a pad and plurality of interconnects |
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|
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