JPH07201865A - バンプを備えた半導体装置 - Google Patents
バンプを備えた半導体装置Info
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- JPH07201865A JPH07201865A JP5350762A JP35076293A JPH07201865A JP H07201865 A JPH07201865 A JP H07201865A JP 5350762 A JP5350762 A JP 5350762A JP 35076293 A JP35076293 A JP 35076293A JP H07201865 A JPH07201865 A JP H07201865A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置（ＩＣチップ）のパッドの表面に
プローブを圧接させてテストを行った際に、パッドの表
面にプローブ跡が残ったとしても、このプローブ跡に起
因する不都合を完全に解決する。 【構成】 パッド１２に接続されてその近傍に形成され
たテスト用パッド１７ａの所定の表面にプローブ１９を
圧接させる。この結果、テスト用パッド１７ａの所定の
表面にプローブ跡が生じたとしても、バンプ形成領域の
本来のパッド１２上に形成されたテスト用パッド１７ａ
の表面に下地金属層２０ａを均一な厚さで形成すること
ができ、したがってプローブ跡に起因する不都合を完全
に解決することができる。
プローブを圧接させてテストを行った際に、パッドの表
面にプローブ跡が残ったとしても、このプローブ跡に起
因する不都合を完全に解決する。 【構成】 パッド１２に接続されてその近傍に形成され
たテスト用パッド１７ａの所定の表面にプローブ１９を
圧接させる。この結果、テスト用パッド１７ａの所定の
表面にプローブ跡が生じたとしても、バンプ形成領域の
本来のパッド１２上に形成されたテスト用パッド１７ａ
の表面に下地金属層２０ａを均一な厚さで形成すること
ができ、したがってプローブ跡に起因する不都合を完全
に解決することができる。
Description
【０００１】
【産業上の利用分野】この発明はバンプを備えた半導体
装置に関する。
装置に関する。
【０００２】
【従来の技術】例えばＴＡＢ方式と呼ばれる半導体装置
（ＩＣチップ）の実装技術では、半導体装置をＴＡＢテ
ープ上に搭載している。この場合、半導体装置に設けら
れたバンプをＴＡＢテープのフィンガリード（インナリ
ード）に金すず共晶法や金金熱圧着法等によるボンディ
ングによって接続している。
（ＩＣチップ）の実装技術では、半導体装置をＴＡＢテ
ープ上に搭載している。この場合、半導体装置に設けら
れたバンプをＴＡＢテープのフィンガリード（インナリ
ード）に金すず共晶法や金金熱圧着法等によるボンディ
ングによって接続している。
【０００３】図１１（Ａ）および（Ｂ）は従来のこのよ
うな半導体装置の一部を示したものである。この半導体
装置はシリコンウエハ１を備えている。シリコンウエハ
１の上面にはほぼ正方形状のパッド２およびこのパッド
２から引き出された引出線３等を含む配線がＡｌによっ
て形成されている。この配線を含むシリコンウエハ１の
上面全体には窒化シリコン等からなるパッシベーション
膜４が形成されている。この場合、パッド２のほぼ全域
に対応する部分におけるパッシベーション膜４にはエッ
チングによりほぼ正方形状の開口部５が形成され、この
開口部５を介してパッド２の一部が露出されている。こ
の露出部分におけるパッド２の上面およびその周囲のパ
ッシベーション膜４の上面には下地金属層６を介してＡ
ｕからなるバンプ７が形成されている。下地金属層６は
接着層６ａ、バリア層６ｂおよび表面層６ｃからなって
いる。このうちバリア層６ｂは、Ａｌからなるバッド２
とＡｕからなるバンプ７との直接接触により金属間化合
物が形成されるのを阻止するためのもので、Ｐｄ、Ｃｕ
等からなっている。接着層６ａは、Ａｌからなるバッド
２およびＰｄ、Ｃｕ等からなるバリア層６ｂと密着性の
良い材質であるＴｉ、Ｃｒ、ＴｉＷ、Ｎｉ等からなって
いる。表面層６ｃは、Ａｕからなるバンプ７の密着性を
より一層高めるためのもので、バンプ７と同じＡｕから
なっている。
うな半導体装置の一部を示したものである。この半導体
装置はシリコンウエハ１を備えている。シリコンウエハ
１の上面にはほぼ正方形状のパッド２およびこのパッド
２から引き出された引出線３等を含む配線がＡｌによっ
て形成されている。この配線を含むシリコンウエハ１の
上面全体には窒化シリコン等からなるパッシベーション
膜４が形成されている。この場合、パッド２のほぼ全域
に対応する部分におけるパッシベーション膜４にはエッ
チングによりほぼ正方形状の開口部５が形成され、この
開口部５を介してパッド２の一部が露出されている。こ
の露出部分におけるパッド２の上面およびその周囲のパ
ッシベーション膜４の上面には下地金属層６を介してＡ
ｕからなるバンプ７が形成されている。下地金属層６は
接着層６ａ、バリア層６ｂおよび表面層６ｃからなって
いる。このうちバリア層６ｂは、Ａｌからなるバッド２
とＡｕからなるバンプ７との直接接触により金属間化合
物が形成されるのを阻止するためのもので、Ｐｄ、Ｃｕ
等からなっている。接着層６ａは、Ａｌからなるバッド
２およびＰｄ、Ｃｕ等からなるバリア層６ｂと密着性の
良い材質であるＴｉ、Ｃｒ、ＴｉＷ、Ｎｉ等からなって
いる。表面層６ｃは、Ａｕからなるバンプ７の密着性を
より一層高めるためのもので、バンプ７と同じＡｕから
なっている。
【０００４】ところで、このような半導体装置では、シ
リコンウエハ１の上面にパッド２および引出線３を含む
配線を形成し、かつ開口部５を有するバッシベーション
膜４を形成した状態において、プローブを用いた動作テ
ストを行うことがある。この場合、図示していないが、
板バネ状の針からなるプローブをパッド２の表面に圧接
させている。しかるに、プローブの材質としては一般に
耐摩耗性の高いタングステンが用いられているので、例
えば図１２に示すように、比較的軟らかいＡｌからなる
パッド２の表面に幅２０〜３０μｍ程度、長さ４０〜６
０μｍ程度のプローブ跡８が残る。このプローブ跡８
は、例えば図１３に示すように、盛り上がり、最大１μ
ｍ程度にも達することがある。
リコンウエハ１の上面にパッド２および引出線３を含む
配線を形成し、かつ開口部５を有するバッシベーション
膜４を形成した状態において、プローブを用いた動作テ
ストを行うことがある。この場合、図示していないが、
板バネ状の針からなるプローブをパッド２の表面に圧接
させている。しかるに、プローブの材質としては一般に
耐摩耗性の高いタングステンが用いられているので、例
えば図１２に示すように、比較的軟らかいＡｌからなる
パッド２の表面に幅２０〜３０μｍ程度、長さ４０〜６
０μｍ程度のプローブ跡８が残る。このプローブ跡８
は、例えば図１３に示すように、盛り上がり、最大１μ
ｍ程度にも達することがある。
【０００５】そして、このようなプローブ跡８を有する
パッド２の表面に下地金属層６をスパッタや真空蒸着等
の薄膜形成技術により形成すると、ステップカバレッジ
の良いスパッタの場合でも、下地金属層６を均一に形成
することができず、下地金属層６本来の効果が薄れるこ
とになる。すなわち、図１３に示すように、プローブ跡
８の周囲には下地金属層６が形成されず、その上に形成
されたＡｕからなるバンプ７がＡｌからなるパッド２と
直接接触し、ＡｕがＡｌ中へＡｌがＡｕ中へと相互拡散
が生じ、特にバッド２を形成しているＡｌがＡｕに食わ
れてしまい、プローブ跡８の周囲にはＡｌとＡｕとの金
属間化合物が形成される。この金属間化合物は硬くても
ろいので、バンプ７の初期強度が低下し、またバリア効
果（Ａｕ、Ａｌ拡散防止効果）がほとんどないので、特
に耐熱性が弱くなってしまうことになる。そこで、従来
では、このようなプローブ跡８に起因する不都合を解決
するために、下地金属層６の厚さを厚くしている。
パッド２の表面に下地金属層６をスパッタや真空蒸着等
の薄膜形成技術により形成すると、ステップカバレッジ
の良いスパッタの場合でも、下地金属層６を均一に形成
することができず、下地金属層６本来の効果が薄れるこ
とになる。すなわち、図１３に示すように、プローブ跡
８の周囲には下地金属層６が形成されず、その上に形成
されたＡｕからなるバンプ７がＡｌからなるパッド２と
直接接触し、ＡｕがＡｌ中へＡｌがＡｕ中へと相互拡散
が生じ、特にバッド２を形成しているＡｌがＡｕに食わ
れてしまい、プローブ跡８の周囲にはＡｌとＡｕとの金
属間化合物が形成される。この金属間化合物は硬くても
ろいので、バンプ７の初期強度が低下し、またバリア効
果（Ａｕ、Ａｌ拡散防止効果）がほとんどないので、特
に耐熱性が弱くなってしまうことになる。そこで、従来
では、このようなプローブ跡８に起因する不都合を解決
するために、下地金属層６の厚さを厚くしている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置では、下地金属層６の厚さを厚く
しているだけであるので、プローブ跡８に起因する不都
合を完全に解決することができないばかりか、下地金属
層６の形成に時間がかかって生産性が低下し、また下地
金属層６の内部応力が増加してしまうという問題があっ
た。この発明の目的は、下地金属層の厚さを厚くするこ
となく、プローブ跡に起因する不都合を完全に解決する
ことのできるバンプを備えた半導体装置を提供すること
にある。
このような半導体装置では、下地金属層６の厚さを厚く
しているだけであるので、プローブ跡８に起因する不都
合を完全に解決することができないばかりか、下地金属
層６の形成に時間がかかって生産性が低下し、また下地
金属層６の内部応力が増加してしまうという問題があっ
た。この発明の目的は、下地金属層の厚さを厚くするこ
となく、プローブ跡に起因する不都合を完全に解決する
ことのできるバンプを備えた半導体装置を提供すること
にある。
【０００７】
【課題を解決するための手段】この発明は、パッド上に
下地金属層を介してバンプが形成された半導体装置にお
いて、前記バンプの形成領域以外の領域に前記パッドに
接続されたテスト用パッドを備えたものである。
下地金属層を介してバンプが形成された半導体装置にお
いて、前記バンプの形成領域以外の領域に前記パッドに
接続されたテスト用パッドを備えたものである。
【０００８】
【作用】この発明によれば、テスト用パッドの表面にプ
ローブ跡が生じたとしても、バンプ形成領域の本来のパ
ッド上に下地金属層を均一な厚さで形成することがで
き、したがって下地金属層の厚さを厚くすることなく、
プローブ跡に起因する不都合を完全に解決することがで
きる。
ローブ跡が生じたとしても、バンプ形成領域の本来のパ
ッド上に下地金属層を均一な厚さで形成することがで
き、したがって下地金属層の厚さを厚くすることなく、
プローブ跡に起因する不都合を完全に解決することがで
きる。
【０００９】
【実施例】図１〜図１０はそれぞれこの発明の一実施例
における半導体装置の各製造工程を示したものである。
そこで、これらの図を順に参照しながら、この実施例の
半導体装置の構造についてその製造方法と併せ説明す
る。
における半導体装置の各製造工程を示したものである。
そこで、これらの図を順に参照しながら、この実施例の
半導体装置の構造についてその製造方法と併せ説明す
る。
【００１０】まず、図１に示すように、シリコンウエハ
１１の上面にほぼ正方形状のパッド１２（図５参照）を
含む配線をＡｌによって形成する。次に、上面全体に窒
化シリコン等からなるパッシベーション膜１３を形成
し、次いでパッド１２のほぼ全域に対応する部分におけ
るパッシベーション膜１３をエッチングして除去するこ
とによりほぼ正方形状の開口部１４を形成し（図５参
照）、この開口部１４を介してパッド１２の一部を露出
させる。次に、上面全体にポリイミド等の有機膜からな
る絶縁膜１５をスピン塗布法により厚さ１〜３μｍ程度
に形成し、次いで開口部１４を介して露出しているパッ
ド１２のほぼ全域に対応する部分における絶縁膜１５を
エッチングして除去することによりほぼ正方形状の開口
部１６を形成し（図５参照）、この開口部１６を介して
パッド１２の一部を露出させる。このとき、絶縁膜１５
の材質として感光性ポリイミドを用いた場合には、この
感光性ポリイミドを直接露光し、そうでない場合には、
フォトレジストを用いて露光する。
１１の上面にほぼ正方形状のパッド１２（図５参照）を
含む配線をＡｌによって形成する。次に、上面全体に窒
化シリコン等からなるパッシベーション膜１３を形成
し、次いでパッド１２のほぼ全域に対応する部分におけ
るパッシベーション膜１３をエッチングして除去するこ
とによりほぼ正方形状の開口部１４を形成し（図５参
照）、この開口部１４を介してパッド１２の一部を露出
させる。次に、上面全体にポリイミド等の有機膜からな
る絶縁膜１５をスピン塗布法により厚さ１〜３μｍ程度
に形成し、次いで開口部１４を介して露出しているパッ
ド１２のほぼ全域に対応する部分における絶縁膜１５を
エッチングして除去することによりほぼ正方形状の開口
部１６を形成し（図５参照）、この開口部１６を介して
パッド１２の一部を露出させる。このとき、絶縁膜１５
の材質として感光性ポリイミドを用いた場合には、この
感光性ポリイミドを直接露光し、そうでない場合には、
フォトレジストを用いて露光する。
【００１１】次に、図２に示すように、上面全体にテス
ト用パッド形成用金属膜１７を形成する。テスト用パッ
ド形成用金属膜１７は、詳細には図示していないが、下
から順に、接着層、耐摩耗層、表面層の３層構造となっ
ている。このうち接着層は、ポリイミドからなる絶縁膜
１５と密着性の良い材質であるＴｉまたはＣｒからな
り、膜厚１０００〜２０００Å程度となっている。耐摩
耗層は、高硬度で接点材料に適しているＲｈからなり、
膜厚１〜３μｍ程度となっている。表面層は、表面酸化
等を防ぐためのもので、Ａｕからなり、膜厚５００〜１
０００μｍ程度となっている。
ト用パッド形成用金属膜１７を形成する。テスト用パッ
ド形成用金属膜１７は、詳細には図示していないが、下
から順に、接着層、耐摩耗層、表面層の３層構造となっ
ている。このうち接着層は、ポリイミドからなる絶縁膜
１５と密着性の良い材質であるＴｉまたはＣｒからな
り、膜厚１０００〜２０００Å程度となっている。耐摩
耗層は、高硬度で接点材料に適しているＲｈからなり、
膜厚１〜３μｍ程度となっている。表面層は、表面酸化
等を防ぐためのもので、Ａｕからなり、膜厚５００〜１
０００μｍ程度となっている。
【００１２】次に、図３に示すように、テスト用パッド
形成領域に対応する部分におけるテスト用パッド形成用
金属膜１７の上面にフォトレジストパターン１８を形成
する。次に、このフォトレジストパターン１８をマスク
としてテスト用パッド形成用金属膜１７の不要な部分を
エッチングして除去すると、図４に示すように、フォト
レジストパターン１８下に残存するテスト用パッド形成
用金属膜１７によってテスト用パッド１７ａが形成され
る。この後、フォトレジストパターン１８を除去する。
この状態におけるテスト用パッド１７ａは、図５に示す
ように、ほぼ長方形状であって、その長辺をパッド１２
の一辺の２倍強とされ、その短辺をバツド１２の一辺よ
りもやや大きくされ、長辺方向一端部でパッド１２を全
体的に被うとともに開口部１６を介してパッド１２と直
接接続された構造となっている。
形成領域に対応する部分におけるテスト用パッド形成用
金属膜１７の上面にフォトレジストパターン１８を形成
する。次に、このフォトレジストパターン１８をマスク
としてテスト用パッド形成用金属膜１７の不要な部分を
エッチングして除去すると、図４に示すように、フォト
レジストパターン１８下に残存するテスト用パッド形成
用金属膜１７によってテスト用パッド１７ａが形成され
る。この後、フォトレジストパターン１８を除去する。
この状態におけるテスト用パッド１７ａは、図５に示す
ように、ほぼ長方形状であって、その長辺をパッド１２
の一辺の２倍強とされ、その短辺をバツド１２の一辺よ
りもやや大きくされ、長辺方向一端部でパッド１２を全
体的に被うとともに開口部１６を介してパッド１２と直
接接続された構造となっている。
【００１３】そして、この状態においてプローブを用い
たテストを行う。すなわち、図６に示すように、パッド
１２の左側におけるテスト用パッド１７ａの表面に板バ
ネ状の針からなるプローブ１９を圧接させ、テストを行
う。この場合、テスト用パッド１７ａ下にはポリイミド
等の有機膜からなる膜厚１〜３μｍ程度の絶縁膜１５を
設けているので、この絶縁膜１５により、プローブ１９
の圧接による圧力や衝撃からシリコンウエハ１１の表面
（デバイス表面）を保護することができる。なお、この
ような保護を必要としない場合には、絶縁膜１５はなく
てもよい。
たテストを行う。すなわち、図６に示すように、パッド
１２の左側におけるテスト用パッド１７ａの表面に板バ
ネ状の針からなるプローブ１９を圧接させ、テストを行
う。この場合、テスト用パッド１７ａ下にはポリイミド
等の有機膜からなる膜厚１〜３μｍ程度の絶縁膜１５を
設けているので、この絶縁膜１５により、プローブ１９
の圧接による圧力や衝撃からシリコンウエハ１１の表面
（デバイス表面）を保護することができる。なお、この
ような保護を必要としない場合には、絶縁膜１５はなく
てもよい。
【００１４】次に、図７に示すように、上面全体に下地
金属層形成用膜２０を形成する。下地金属層形成用膜２
０は、詳細には図示していないが、下から順に、Ｔｉ、
Ｃｒ、ＴｉＷ、Ｎｉ等からなる接着層、Ｐｄ、Ｃｕ等か
らなるバリア層、Ａｕ等からなる表面層の３層構造とな
っている。次に、下地金属層形成用膜２０の上面に所定
のメッキレジストパターン２１を形成する。すなわち、
この場合のメッキレジストパターン２１は、パッド１２
上の所定のバンプ形成領域に対応する部分に開口部２２
を備えている。次に、開口部２２内にＡｕを電解メッキ
することにより、図８に示すように、開口部２２内の下
地金属層形成用膜２０の上面にバンプ２３を形成する。
この後、メッキレジストパターン２１を除去すると、図
９に示すようになる。次に、バンプ２３をマスクとして
下地金属層形成用膜２０の不要な部分をエッチングして
除去すると、図１０に示すように、バンプ２３下に残存
する下地金属層形成用膜２０によって下地金属層２０ａ
が形成される。すなわち、下地金属層２０ａは、テスト
用バッド１７ａのプローブ１９が圧接された表面ではな
く、バンプ形成領域の本来のパッド１２上に形成された
テスト用バッド１７ａの表面に形成される。
金属層形成用膜２０を形成する。下地金属層形成用膜２
０は、詳細には図示していないが、下から順に、Ｔｉ、
Ｃｒ、ＴｉＷ、Ｎｉ等からなる接着層、Ｐｄ、Ｃｕ等か
らなるバリア層、Ａｕ等からなる表面層の３層構造とな
っている。次に、下地金属層形成用膜２０の上面に所定
のメッキレジストパターン２１を形成する。すなわち、
この場合のメッキレジストパターン２１は、パッド１２
上の所定のバンプ形成領域に対応する部分に開口部２２
を備えている。次に、開口部２２内にＡｕを電解メッキ
することにより、図８に示すように、開口部２２内の下
地金属層形成用膜２０の上面にバンプ２３を形成する。
この後、メッキレジストパターン２１を除去すると、図
９に示すようになる。次に、バンプ２３をマスクとして
下地金属層形成用膜２０の不要な部分をエッチングして
除去すると、図１０に示すように、バンプ２３下に残存
する下地金属層形成用膜２０によって下地金属層２０ａ
が形成される。すなわち、下地金属層２０ａは、テスト
用バッド１７ａのプローブ１９が圧接された表面ではな
く、バンプ形成領域の本来のパッド１２上に形成された
テスト用バッド１７ａの表面に形成される。
【００１５】このように、この半導体装置では、パッド
１２に接続されてその近傍に形成されたテスト用パッド
１７ａの所定の表面にプローブ１９を圧接させているの
で、テスト用パッド１７ａの所定の表面にプローブ跡が
生じたとしても、バンプ形成領域の本来のパッド１２上
に形成されたテスト用バッド１７ａの表面に下地金属層
２０ａを均一な厚さで形成することができ、したがって
下地金属層２０ａの厚さを厚くすることなく、プローブ
跡に起因する不都合を完全に解決することができる。な
お、図１０に示す状態ではプローブ１９が圧接されたテ
スト用バッド１７ａの所定の表面が露出しているので、
この状態においてつまりバンプ２３を形成した後におい
てプローブ１９によるテストを行うようにしてもよい。
１２に接続されてその近傍に形成されたテスト用パッド
１７ａの所定の表面にプローブ１９を圧接させているの
で、テスト用パッド１７ａの所定の表面にプローブ跡が
生じたとしても、バンプ形成領域の本来のパッド１２上
に形成されたテスト用バッド１７ａの表面に下地金属層
２０ａを均一な厚さで形成することができ、したがって
下地金属層２０ａの厚さを厚くすることなく、プローブ
跡に起因する不都合を完全に解決することができる。な
お、図１０に示す状態ではプローブ１９が圧接されたテ
スト用バッド１７ａの所定の表面が露出しているので、
この状態においてつまりバンプ２３を形成した後におい
てプローブ１９によるテストを行うようにしてもよい。
【００１６】
【発明の効果】以上説明したように、この発明によれ
ば、テスト用パッドの表面にプローブ跡が生じたとして
も、バンプ形成領域の本来のパッド上に下地金属層を均
一な厚さで形成することができるので、下地金属層の厚
さを厚くすることなく、プローブ跡に起因する不都合を
完全に解決することができる。
ば、テスト用パッドの表面にプローブ跡が生じたとして
も、バンプ形成領域の本来のパッド上に下地金属層を均
一な厚さで形成することができるので、下地金属層の厚
さを厚くすることなく、プローブ跡に起因する不都合を
完全に解決することができる。
【図面の簡単な説明】
【図１】この発明の一実施例における半導体装置の製造
に際し、シリコンウエハ上にパッド、パッシベーション
膜および絶縁膜を形成した状態の断面図。
に際し、シリコンウエハ上にパッド、パッシベーション
膜および絶縁膜を形成した状態の断面図。
【図２】この半導体装置の製造に際し、下地金属層形成
用膜を形成した状態の断面図。
用膜を形成した状態の断面図。
【図３】この半導体装置の製造に際し、フォトレジスト
パターンを形成した状態の断面図。
パターンを形成した状態の断面図。
【図４】この半導体装置の製造に際し、テスト用パッド
を形成した状態の断面図。
を形成した状態の断面図。
【図５】この半導体装置の製造に際し、フォトレジスト
パターンを除去した状態の平面図。
パターンを除去した状態の平面図。
【図６】この半導体装置の製造に際し、プローブによる
テストを説明するために示す断面図。
テストを説明するために示す断面図。
【図７】この半導体装置の製造に際し、下地金属層形成
用膜およびメッキレジストパターンを形成した状態の断
面図。
用膜およびメッキレジストパターンを形成した状態の断
面図。
【図８】この半導体装置の製造に際し、バンプを形成し
た状態の断面図。
た状態の断面図。
【図９】この半導体装置の製造に際し、メッキレジスト
パターンを除去した状態の断面図。
パターンを除去した状態の断面図。
【図１０】この半導体装置の完成した状態の断面図。
【図１１】（Ａ）は従来の半導体装置の一部の平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。
（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１２】この従来の半導体装置においてプローブによ
るテストを行った後の状態の平面図。
るテストを行った後の状態の平面図。
【図１３】この従来の半導体装置においてプローブ跡に
起因する不都合を説明するために示す断面図。
起因する不都合を説明するために示す断面図。
１２ パッド １５ 絶縁膜 １７ａ テスト用パッド ２０ａ 下地金属層 ２３ バンプ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 パッド上に下地金属層を介してバンプが
形成された半導体装置において、 前記バンプの形成領域以外の領域に前記パッドに接続さ
れたテスト用パッドを備えていることを特徴とするバン
プを備えた半導体装置。 - 【請求項２】 前記テスト用パッド下には有機膜からな
る絶縁膜が設けられていることを特徴とする請求項１記
載のバンプを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350762A JPH07201865A (ja) | 1993-12-31 | 1993-12-31 | バンプを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350762A JPH07201865A (ja) | 1993-12-31 | 1993-12-31 | バンプを備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201865A true JPH07201865A (ja) | 1995-08-04 |
Family
ID=18412699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5350762A Pending JPH07201865A (ja) | 1993-12-31 | 1993-12-31 | バンプを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201865A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286266A (ja) * | 2004-03-31 | 2005-10-13 | Nec Electronics Corp | 半導体装置およびその検査方法と製造方法 |
| JP2006100828A (ja) * | 2004-09-29 | 2006-04-13 | Agere Systems Inc | フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するための方法および構造 |
| JP2006518115A (ja) * | 2003-02-18 | 2006-08-03 | ユニティブ・エレクトロニクス，インコーポレイテッド | 集積回路基板および関連する構造の選択的バンピング方法 |
| US8421224B2 (en) | 2010-03-29 | 2013-04-16 | Samsung Electronics Co., Ltd. | Semiconductor chip having double bump structure and smart card including the same |
-
1993
- 1993-12-31 JP JP5350762A patent/JPH07201865A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006518115A (ja) * | 2003-02-18 | 2006-08-03 | ユニティブ・エレクトロニクス，インコーポレイテッド | 集積回路基板および関連する構造の選択的バンピング方法 |
| JP2005286266A (ja) * | 2004-03-31 | 2005-10-13 | Nec Electronics Corp | 半導体装置およびその検査方法と製造方法 |
| JP2006100828A (ja) * | 2004-09-29 | 2006-04-13 | Agere Systems Inc | フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するための方法および構造 |
| US8421224B2 (en) | 2010-03-29 | 2013-04-16 | Samsung Electronics Co., Ltd. | Semiconductor chip having double bump structure and smart card including the same |
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