JPH08340029A - フリップチップｉｃ及びその製造方法 - Google Patents
フリップチップｉｃ及びその製造方法Info
- Publication number
- JPH08340029A JPH08340029A JP7144443A JP14444395A JPH08340029A JP H08340029 A JPH08340029 A JP H08340029A JP 7144443 A JP7144443 A JP 7144443A JP 14444395 A JP14444395 A JP 14444395A JP H08340029 A JPH08340029 A JP H08340029A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- bump
- wafer
- inspection
- metal film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【目的】 検査工程において、バンプを損壊せず、検査
用のプローブカードも兼用できるフリップチップＩＣ及
びその製造方法を提供する。 【構成】 バンプパッド８と検査用パッド９を金属膜３
で接続し、検査用パッド９を表面に露出させた。 【効果】 検査用パッドにプローブを針立てする。プロ
ーブカードはウエハの検査に用いたものが兼用できる。
用のプローブカードも兼用できるフリップチップＩＣ及
びその製造方法を提供する。 【構成】 バンプパッド８と検査用パッド９を金属膜３
で接続し、検査用パッド９を表面に露出させた。 【効果】 検査用パッドにプローブを針立てする。プロ
ーブカードはウエハの検査に用いたものが兼用できる。
Description
【０００１】
【産業上の利用分野】本発明はＩＣの内部配線と接続さ
れた電極上に球状の金属より成るバンプを形成し、印刷
配線基板の表面に形成した電極と面接合する構造のフリ
ップチップＩＣ及びその製造方法に関する。
れた電極上に球状の金属より成るバンプを形成し、印刷
配線基板の表面に形成した電極と面接合する構造のフリ
ップチップＩＣ及びその製造方法に関する。
【０００２】
【従来の技術】近年の電子機器の小型化の要求に応じ
て、印刷配線基板に搭載する部品の実装密度を如何にし
て上げるかが大きな技術的課題となっている。実装密度
を上げる一つの手法として、フリップチップＩＣと称さ
れる素子の利用がある。フリップチップＩＣは例えば図
３に示すように、半導体基体１上にＩＣ等の内部配線に
接続された電極２、その上に層間絶縁層、表面保護層、
金属膜（ＢＬＭ膜）３を積層し、金属膜３の一部を露出
して電極パッド４ａ、４ｂを形成し、この上にバンプ５
と称されるはんだ等から成る球状突起を形成したもので
ある。
て、印刷配線基板に搭載する部品の実装密度を如何にし
て上げるかが大きな技術的課題となっている。実装密度
を上げる一つの手法として、フリップチップＩＣと称さ
れる素子の利用がある。フリップチップＩＣは例えば図
３に示すように、半導体基体１上にＩＣ等の内部配線に
接続された電極２、その上に層間絶縁層、表面保護層、
金属膜（ＢＬＭ膜）３を積層し、金属膜３の一部を露出
して電極パッド４ａ、４ｂを形成し、この上にバンプ５
と称されるはんだ等から成る球状突起を形成したもので
ある。
【０００３】そしてこのフリップチップＩＣは用意され
た印刷配線基板上のランド電極に対して、バンプ５の位
置が一致するように位置合わせして面接合される。フリ
ップチップＩＣは印刷配線基板との接続にリード線を用
いないので、実装密度を上げるには非常に有利である。
た印刷配線基板上のランド電極に対して、バンプ５の位
置が一致するように位置合わせして面接合される。フリ
ップチップＩＣは印刷配線基板との接続にリード線を用
いないので、実装密度を上げるには非常に有利である。
【０００４】さらに、最近ＩＣの大規模化に伴い、個々
のＩＣに数多くのバンプを形成する必要が生じてきてい
る。この要求を満たすため、通常のＩＣのウエハに形成
していた電極からリードによって引き出した位置に、新
たに電極を形成する構成や電極の配列から位置を外す構
成が考案されている。これらは、図３に示す様に、前者
をエリア化された電極パッド４ａ、後者を再配置した電
極パッド４ｂと以下称す。
のＩＣに数多くのバンプを形成する必要が生じてきてい
る。この要求を満たすため、通常のＩＣのウエハに形成
していた電極からリードによって引き出した位置に、新
たに電極を形成する構成や電極の配列から位置を外す構
成が考案されている。これらは、図３に示す様に、前者
をエリア化された電極パッド４ａ、後者を再配置した電
極パッド４ｂと以下称す。
【０００５】一方この種のフリップチップＩＣのような
ベアーチップでは、何時、どの段階で特性を検査するか
が重要であり、少なくともウエハ加工工程後のウエハに
対しては、電極に針立てして検査し、またバンプ形成工
程後のウエハに対してもバンプに針立てして検査する必
要があった。この従来のフリップチップＩＣの検査で
は、完成したバンプに針立てして検査を行なうが、この
時の針立てによるバンプの形状の損壊も大きな問題であ
る。
ベアーチップでは、何時、どの段階で特性を検査するか
が重要であり、少なくともウエハ加工工程後のウエハに
対しては、電極に針立てして検査し、またバンプ形成工
程後のウエハに対してもバンプに針立てして検査する必
要があった。この従来のフリップチップＩＣの検査で
は、完成したバンプに針立てして検査を行なうが、この
時の針立てによるバンプの形状の損壊も大きな問題であ
る。
【０００６】例えば、図４に示す如くバンプ５にプロー
ブ６を直接接触させると、接触部に損壊５ａを生じる。
ブ６を直接接触させると、接触部に損壊５ａを生じる。
【０００７】また、電極に針立てして検査を行なう治具
としては、例えば図５に示すようなプローブカード７と
称するものがある。これは樹脂製の基板に開口を設け、
この開口の周縁に弾力性のある導体から成るプローブ
（針）６を下方に臨ませたものである。このプローブの
数とその先端の位置は、検査する対象のＩＣウエハ毎に
異なったものが用意される。
としては、例えば図５に示すようなプローブカード７と
称するものがある。これは樹脂製の基板に開口を設け、
この開口の周縁に弾力性のある導体から成るプローブ
（針）６を下方に臨ませたものである。このプローブの
数とその先端の位置は、検査する対象のＩＣウエハ毎に
異なったものが用意される。
【０００８】前述のフリップチップＩＣにおいては、少
なくとも２回の検査を行なうので、２種類のプローブカ
ードを必要としていた。
なくとも２回の検査を行なうので、２種類のプローブカ
ードを必要としていた。
【０００９】
【発明が解決しようとする課題】そこで本発明の課題
は、ウエハ加工工程後のウエハの特性検査と、バンプ形
成後のウエハの特性検査において、同一のプローブカー
ドを用いることが出来、またバンプに直接プローブを接
触させない構造のフリップチップＩＣの構造及びその製
造方法を提供する事である。
は、ウエハ加工工程後のウエハの特性検査と、バンプ形
成後のウエハの特性検査において、同一のプローブカー
ドを用いることが出来、またバンプに直接プローブを接
触させない構造のフリップチップＩＣの構造及びその製
造方法を提供する事である。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
めに、請求項１に係る発明においては、半導体基体上に
形成されたバンプパッドと検査用パッドを金属膜により
接続して成る、フリップチップＩＣの構成とした。
めに、請求項１に係る発明においては、半導体基体上に
形成されたバンプパッドと検査用パッドを金属膜により
接続して成る、フリップチップＩＣの構成とした。
【００１１】請求項２に係る発明においては、金属膜が
クローム、銅、金から成る多層膜であることを特徴とす
る請求項１記載のフリップチップＩＣの構成とした。
クローム、銅、金から成る多層膜であることを特徴とす
る請求項１記載のフリップチップＩＣの構成とした。
【００１２】請求項３に係る発明においては、金属膜が
アルミニュームまたはアルミニューム合金であることを
特徴とする請求項１記載のフリップチップＩＣの構成と
した。
アルミニュームまたはアルミニューム合金であることを
特徴とする請求項１記載のフリップチップＩＣの構成と
した。
【００１３】請求項４に係る発明においては、半導体基
体上の電極を除いてウエハ保護膜で覆ってなるウエハを
用意し、その上に前記電極を除いて第１保護膜で覆う工
程と、電極とバンプパッド形成領域と、その間を金属膜
で形成する工程と、電極上に検査用パッドと、バンプパ
ッド形成領域にバンプパッドを形成する第２保護膜のパ
ターニング工程と、バンプパッドを除いてレジスト膜を
パターンニングする工程と、半田層を形成する工程と、
レジスト膜を剥離しバンプパッドに半田層を設け、検査
用パッドを露出させるリフトオフ工程と、バンプパッド
上の半田層を加熱し球状のバンプとするウエットバック
工程とよりなるフリップチップＩＣの製造方法の構成と
した。
体上の電極を除いてウエハ保護膜で覆ってなるウエハを
用意し、その上に前記電極を除いて第１保護膜で覆う工
程と、電極とバンプパッド形成領域と、その間を金属膜
で形成する工程と、電極上に検査用パッドと、バンプパ
ッド形成領域にバンプパッドを形成する第２保護膜のパ
ターニング工程と、バンプパッドを除いてレジスト膜を
パターンニングする工程と、半田層を形成する工程と、
レジスト膜を剥離しバンプパッドに半田層を設け、検査
用パッドを露出させるリフトオフ工程と、バンプパッド
上の半田層を加熱し球状のバンプとするウエットバック
工程とよりなるフリップチップＩＣの製造方法の構成と
した。
【００１４】
【作用】請求項１の発明においては、検査用パッドに針
を立て検査する。
を立て検査する。
【００１５】請求項２の発明においては、バンプパッド
に必要な金属膜の形成と同時に検査パッドとその間を接
続する手段を形成する。
に必要な金属膜の形成と同時に検査パッドとその間を接
続する手段を形成する。
【００１６】請求項３の発明においては、金属膜をアル
ミニュームまたはアルミニューム合金とし、リフトオフ
の際に検査用パッドが浸食されることを軽減した。
ミニュームまたはアルミニューム合金とし、リフトオフ
の際に検査用パッドが浸食されることを軽減した。
【００１７】請求項４の発明においては、半導体基体上
を電極を除いてウエハ保護膜で覆ってなるウエハを用意
し、その上に前記電極を除いて第１保護膜で覆い、電極
とバンプパッド形成領域と、その間を金属膜で形成し、
電極上に検査用パッドとバンプパッド形成領域にバンプ
パッドを形成する第２保護膜をパターニングし、バンプ
パッドを除いてレジスト膜をパターンニングし、半田層
を形成し、レジスト膜を剥離し、バンプパッドに半田層
を設け、検査用パッドを露出させてリフトオフし、バン
プパッド上の半田層を加熱し球状のバンプとする。
を電極を除いてウエハ保護膜で覆ってなるウエハを用意
し、その上に前記電極を除いて第１保護膜で覆い、電極
とバンプパッド形成領域と、その間を金属膜で形成し、
電極上に検査用パッドとバンプパッド形成領域にバンプ
パッドを形成する第２保護膜をパターニングし、バンプ
パッドを除いてレジスト膜をパターンニングし、半田層
を形成し、レジスト膜を剥離し、バンプパッドに半田層
を設け、検査用パッドを露出させてリフトオフし、バン
プパッド上の半田層を加熱し球状のバンプとする。
【００１８】
【実施例】以下、図１ないし図２を参照して本発明のフ
リップチップＩＣとその製造方法について説明する。図
１、図２は本発明のフリップチップＩＣの製造方法を各
工程のウエハの側断面図で示したもので、（ａ）はウエ
ハ加工後のウエハ、（ｂ）は第１保護膜パターンニング
後のウエハ、（ｃ）は金属膜（ＢＬＭ膜）被着後のウエ
ハ、（ｄ）は第２保護膜被着後のウエハ、（ｅ）は厚膜
レジストパターンニング後のウエハ、（ｆ）は半田層形
成後のウエハ、（ｇ）は半田層パターニング後のウエ
ハ、（ｈ）は半田層のウエットバック後のウエハ、
（ｉ）はプローブ検査中のウエハである。
リップチップＩＣとその製造方法について説明する。図
１、図２は本発明のフリップチップＩＣの製造方法を各
工程のウエハの側断面図で示したもので、（ａ）はウエ
ハ加工後のウエハ、（ｂ）は第１保護膜パターンニング
後のウエハ、（ｃ）は金属膜（ＢＬＭ膜）被着後のウエ
ハ、（ｄ）は第２保護膜被着後のウエハ、（ｅ）は厚膜
レジストパターンニング後のウエハ、（ｆ）は半田層形
成後のウエハ、（ｇ）は半田層パターニング後のウエ
ハ、（ｈ）は半田層のウエットバック後のウエハ、
（ｉ）はプローブ検査中のウエハである。
【００１９】実施例１ 本発明のフリップチップＩＣの構造としては、図２
（ｈ）に示すごとく、半田バンプ５が形成されたバンプ
パッド８と接続された検査用パッド９を設けたものであ
る。
（ｈ）に示すごとく、半田バンプ５が形成されたバンプ
パッド８と接続された検査用パッド９を設けたものであ
る。
【００２０】その結果、（ｉ）に示すごとく半田バンプ
５形成後のフリップチップＩＣのプローブ検査において
は、この検査用パッド９にプローブ６を接触して検査を
行なえば、バンプ５に接触させないので、バンプ５を損
壊することが避けられる。また、この検査用パッド９の
位置はウエハの電極２と同じ位置であるので、バンプ形
成後の検査に用いるプローブカードはウエハの検査で用
いたものと同じものが使用できる。
５形成後のフリップチップＩＣのプローブ検査において
は、この検査用パッド９にプローブ６を接触して検査を
行なえば、バンプ５に接触させないので、バンプ５を損
壊することが避けられる。また、この検査用パッド９の
位置はウエハの電極２と同じ位置であるので、バンプ形
成後の検査に用いるプローブカードはウエハの検査で用
いたものと同じものが使用できる。
【００２１】実施例２ 次に、本発明のフリップチップＩＣの製造方法について
説明する。先ず、（ａ）に示すごとくシリコンチップか
ら成る半導体基体１にＩＣ形成層１０、その上にアルミ
ニューム等から成る電極２が形成され、さらにその上に
薄いポリイミド等のウエハ保護膜が施されたウエハが用
意される。このウエハは電極２にプローブが当てられ特
性検査がなされる。
説明する。先ず、（ａ）に示すごとくシリコンチップか
ら成る半導体基体１にＩＣ形成層１０、その上にアルミ
ニューム等から成る電極２が形成され、さらにその上に
薄いポリイミド等のウエハ保護膜が施されたウエハが用
意される。このウエハは電極２にプローブが当てられ特
性検査がなされる。
【００２２】次いで、電極２の部分を除いて全面にポリ
イミド等の第１保護膜１１がパターンニングされ、
（ｂ）のごとくなる。
イミド等の第１保護膜１１がパターンニングされ、
（ｂ）のごとくなる。
【００２３】次いで、電極２とバンプパッドが形成され
る領域１２に渡って、金属膜（ＢＬＭ膜）３が形成され
る。この金属膜３は例えば、クローム、銅、金を順次ス
パッタリングして形成する。この金属膜３は電極２と後
述するバンプとの間の密着性を向上させ、かつ相互の拡
散を防止する作用をなし、ＢＬＭ膜（Ｂａｌｌ Ｌｉｍ
ｉｔｔｉｎｇ Ｍｅｔａｌ）と称される。この結果、
（ｃ）に示すようなウエハが得られる。
る領域１２に渡って、金属膜（ＢＬＭ膜）３が形成され
る。この金属膜３は例えば、クローム、銅、金を順次ス
パッタリングして形成する。この金属膜３は電極２と後
述するバンプとの間の密着性を向上させ、かつ相互の拡
散を防止する作用をなし、ＢＬＭ膜（Ｂａｌｌ Ｌｉｍ
ｉｔｔｉｎｇ Ｍｅｔａｌ）と称される。この結果、
（ｃ）に示すようなウエハが得られる。
【００２４】この金属膜に代えて、アルミニューム、ア
ルミニューム合金例えば、Ａｌ−Ｓｉ系合金、Ａｌ−Ｓ
ｉ−Ｃｕ系の合金を用いることもでき、その場合は後の
工程で行なわれるリフトオフにおいて耐浸食性を高める
効果がある。
ルミニューム合金例えば、Ａｌ−Ｓｉ系合金、Ａｌ−Ｓ
ｉ−Ｃｕ系の合金を用いることもでき、その場合は後の
工程で行なわれるリフトオフにおいて耐浸食性を高める
効果がある。
【００２５】次いで、電極２の部分とバンプパッド形成
領域１２を除いて、ポリイミド等から成る第２保護膜１
３を全面にパターンニングして電極２の位置に検査用パ
ッド９、バンプパッド形成領域１２の位置にバンプパッ
ド８が形成される。
領域１２を除いて、ポリイミド等から成る第２保護膜１
３を全面にパターンニングして電極２の位置に検査用パ
ッド９、バンプパッド形成領域１２の位置にバンプパッ
ド８が形成される。
【００２６】次いで、バンプパッド８の周辺を除いて、
厚膜レジスト１４をパターンニングする。この結果、
（ｅ）の様なウエハが得られる。
厚膜レジスト１４をパターンニングする。この結果、
（ｅ）の様なウエハが得られる。
【００２７】次いで、半田を蒸着し、半田層１５を形成
する。この結果、（ｆ）の様なウエハが得られる。
する。この結果、（ｆ）の様なウエハが得られる。
【００２８】次いで、バンプパッド８の周辺を除いて、
レジスト膜とレジスト膜上の半田層１５を剥離する。こ
の結果、バンプパッド８上にのみ半田層が残された、
（ｇ）に示す様な、ウエハが得られる。
レジスト膜とレジスト膜上の半田層１５を剥離する。こ
の結果、バンプパッド８上にのみ半田層が残された、
（ｇ）に示す様な、ウエハが得られる。
【００２９】次いで、このウエハを加熱炉に入れ、加熱
し半田層を溶融すると、（ｈ）に示す如く半田層は球状
に丸められる。これは通常ウェットバック工程と称せら
れる。
し半田層を溶融すると、（ｈ）に示す如く半田層は球状
に丸められる。これは通常ウェットバック工程と称せら
れる。
【００３０】次いで、バンプが形成されたウエハの検査
工程（ｉ）において、検査用パッド９にプローブカード
のプローブ（針）６を針立てし、このウエハの特性を検
査する。
工程（ｉ）において、検査用パッド９にプローブカード
のプローブ（針）６を針立てし、このウエハの特性を検
査する。
【００３１】本発明のフリップチップＩＣの製造方法に
おいては、第２保護膜のパターンニング工程（ｄ）にお
いて検査用パッド９を開口するのみで、他の工程に用い
るマスクも変更することなく、本発明を実施できる。よ
って、従来方法に比しコストアップの要因もない。
おいては、第２保護膜のパターンニング工程（ｄ）にお
いて検査用パッド９を開口するのみで、他の工程に用い
るマスクも変更することなく、本発明を実施できる。よ
って、従来方法に比しコストアップの要因もない。
【００３２】本発明の実施例ではフリップチップＩＣ及
びその製造方法について、夫々一つの例によって説明し
たが、本発明の精神を逸脱しない範囲で、用いる材料、
製造工程を選択して実施できることは当然である。
びその製造方法について、夫々一つの例によって説明し
たが、本発明の精神を逸脱しない範囲で、用いる材料、
製造工程を選択して実施できることは当然である。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
によれば半田バンプ形成後のフリップチップＩＣのプロ
ーブ検査において、検査用パッドにプローブを接触して
検査を行なえば、バンプに接触させないので、バンプを
損壊することが避けられる。
によれば半田バンプ形成後のフリップチップＩＣのプロ
ーブ検査において、検査用パッドにプローブを接触して
検査を行なえば、バンプに接触させないので、バンプを
損壊することが避けられる。
【００３４】また、この検査用パッドはバンプ形成工程
前の電極と同じ位置であるので、バンプ形成後の検査に
用いるプローブカードはウエハ検査において用いたもの
をそのまま用いることができる。
前の電極と同じ位置であるので、バンプ形成後の検査に
用いるプローブカードはウエハ検査において用いたもの
をそのまま用いることができる。
【図１】本発明のフリップチップＩＣの製造方法を各工
程のウエハの側断面図で示したもので、（ａ）はウエハ
加工後のウエハ、（ｂ）は第１保護膜パターンニング後
のウエハ、（ｃ）は金属膜（ＢＬＭ膜）被着後のウエ
ハ、（ｄ）は第２保護膜被着後のウエハである。
程のウエハの側断面図で示したもので、（ａ）はウエハ
加工後のウエハ、（ｂ）は第１保護膜パターンニング後
のウエハ、（ｃ）は金属膜（ＢＬＭ膜）被着後のウエ
ハ、（ｄ）は第２保護膜被着後のウエハである。
【図２】本発明のフリップチップＩＣの製造方法を各工
程のウエハの側断面図で示したもので、（ｅ）は厚膜レ
ジストパターンニング後のウエハ、（ｆ）は半田層形成
後のウエハ（ｇ）は半田層パターニング後のウエハ、
（ｈ）は半田層のウエットバック後のウエハ、（ｉ）は
プローブ検査中のウエハである。
程のウエハの側断面図で示したもので、（ｅ）は厚膜レ
ジストパターンニング後のウエハ、（ｆ）は半田層形成
後のウエハ（ｇ）は半田層パターニング後のウエハ、
（ｈ）は半田層のウエットバック後のウエハ、（ｉ）は
プローブ検査中のウエハである。
【図３】通常のフリップチップＩＣの斜視図。
【図４】検査中の従来のフリップチップＩＣの側断面
図。
図。
【図５】フリップチップＩＣの検査に用いられるプロー
ブカードの斜視図。
ブカードの斜視図。
１ 半導体基体 ２ 電極 ３ 金属膜（ＢＬＭ膜） ４ａ エリア化した電極パッド ４ｂ 再配置した電極パッド ５ バンプ ５ａ 損壊 ６ プローブ（針） ７ プローブカード ８ バンプパッド ９ 検査用パッド １０ ＩＣ形成層 １１ 第１保護層 １２ バンプパッド形成領域 １３ 第２保護膜 １４ 厚膜レジスト １５ 半田層
Claims (4)
- 【請求項１】 半導体基体上に形成されたバンプパッド
と検査用パッドを金属膜により接続して成る、フリップ
チップＩＣ。 - 【請求項２】 前記金属膜がクローム、銅、金から成る
多層膜であることを特徴とする請求項１記載のフリップ
チップＩＣ。 - 【請求項３】 前記金属膜がアルミニュームまたはアル
ミニューム合金であることを特徴とする請求項１記載の
フリップチップＩＣ。 - 【請求項４】 半導体基体上に、電極を除いてウエハ保
護膜で覆ってなるウエハを用意し、 その上に前記電極を除いて第１保護膜で覆う工程と、 前記電極とバンプパッド形成領域と、その間を金属膜で
形成する工程と、 前記電極上に検査用パッドと、前記バンプパッド形成領
域にバンプパッドを形成する第２保護膜のパターニング
工程と、 前記バンプパッドを除いてレジスト膜をパターンニング
する工程と、 半田層を形成する工程と、 前記レジスト膜を剥離し前記バンプパッドに半田層を設
け、検査用パッドを露出させるリフトオフ工程と、 前記バンプパッド上の半田層を加熱し球状のバンプとす
るウエットバック工程とより成る、フリップチップＩＣ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144443A JPH08340029A (ja) | 1995-06-12 | 1995-06-12 | フリップチップｉｃ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7144443A JPH08340029A (ja) | 1995-06-12 | 1995-06-12 | フリップチップｉｃ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340029A true JPH08340029A (ja) | 1996-12-24 |
Family
ID=15362345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7144443A Pending JPH08340029A (ja) | 1995-06-12 | 1995-06-12 | フリップチップｉｃ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340029A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055812A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
| US6798050B1 (en) | 1999-09-22 | 2004-09-28 | Kabushiki Kaisha Toshiba | Semiconductor device having semiconductor element with copper pad mounted on wiring substrate and method for fabricating the same |
| US6831294B1 (en) | 1999-01-22 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes |
| US7329562B2 (en) | 1999-02-18 | 2008-02-12 | Rohm Co., Ltd. | Process of producing semiconductor chip with surface interconnection at bump |
| JP2010199384A (ja) * | 2009-02-26 | 2010-09-09 | Oki Semiconductor Co Ltd | 半導体チップの電気特性測定方法 |
| JP2014160851A (ja) * | 2014-04-18 | 2014-09-04 | Renesas Electronics Corp | 半導体装置 |
| US8884361B2 (en) | 2002-07-19 | 2014-11-11 | Renesas Electronics Corporation | Semiconductor device |
| US10840159B2 (en) | 2015-07-09 | 2020-11-17 | Samsung Electronics Co., Ltd. | Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad |
-
1995
- 1995-06-12 JP JP7144443A patent/JPH08340029A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7910922B2 (en) | 1999-01-22 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device and manufacture thereof |
| US7910960B2 (en) | 1999-01-22 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device with a fuse circuit |
| US6831294B1 (en) | 1999-01-22 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit device having bump electrodes for signal or power only, and testing pads that are not coupled to bump electrodes |
| US7247879B2 (en) | 1999-01-22 | 2007-07-24 | Renesas Technology Corp. | Semiconductor integrated circuit device having particular testing pad arrangement |
| US7550763B2 (en) | 1999-01-22 | 2009-06-23 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacture thereof |
| US8629481B2 (en) | 1999-01-22 | 2014-01-14 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US7329562B2 (en) | 1999-02-18 | 2008-02-12 | Rohm Co., Ltd. | Process of producing semiconductor chip with surface interconnection at bump |
| US6798050B1 (en) | 1999-09-22 | 2004-09-28 | Kabushiki Kaisha Toshiba | Semiconductor device having semiconductor element with copper pad mounted on wiring substrate and method for fabricating the same |
| KR100454381B1 (ko) * | 1999-09-22 | 2004-10-26 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US8536643B2 (en) | 2002-07-19 | 2013-09-17 | Renesas Electronics Corporation | Semiconductor device |
| US9449904B2 (en) | 2002-07-19 | 2016-09-20 | Renesas Electronics Corporation | Semiconductor device |
| US8120102B2 (en) | 2002-07-19 | 2012-02-21 | Renesas Electronics Corporation | Semiconductor device |
| JP2004055812A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
| US8884361B2 (en) | 2002-07-19 | 2014-11-11 | Renesas Electronics Corporation | Semiconductor device |
| JP2010199384A (ja) * | 2009-02-26 | 2010-09-09 | Oki Semiconductor Co Ltd | 半導体チップの電気特性測定方法 |
| JP2014160851A (ja) * | 2014-04-18 | 2014-09-04 | Renesas Electronics Corp | 半導体装置 |
| US10840159B2 (en) | 2015-07-09 | 2020-11-17 | Samsung Electronics Co., Ltd. | Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad |
| US11189535B2 (en) | 2015-07-09 | 2021-11-30 | Samsung Electronics Co., Ltd. | Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad |
| US11705376B2 (en) | 2015-07-09 | 2023-07-18 | Samsung Electronics Co., Ltd. | Semiconductor chip including chip pad, redistribution wiring test pad, and redistribution wiring connection pad |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5854513A (en) | Semiconductor device having a bump structure and test electrode | |
| US6455408B1 (en) | Method for manufacturing semiconductor devices having redistribution patterns with a concave pattern in a bump pad area | |
| JP2840544B2 (ja) | 検査プローブ、集積回路の動作可能性を検査するため該集積回路を有する半導体基板の導電性検査パッドと係合する方法及び装置、及び該装置を形成する方法 | |
| KR100605315B1 (ko) | 집적회로 칩의 입출력 패드 구조 | |
| KR19980047801A (ko) | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 | |
| KR20070036694A (ko) | 반도체 장치 및 그 제조 방법 | |
| TW200812037A (en) | Circuit substrate and semiconductor device | |
| US5449108A (en) | Method for forming a bump on a semiconductor device | |
| JPH08340029A (ja) | フリップチップｉｃ及びその製造方法 | |
| US7614147B2 (en) | Method of creating contour structures to highlight inspection region | |
| JP2715793B2 (ja) | 半導体装置及びその製造方法 | |
| JP4117603B2 (ja) | チップ状電子部品の製造方法、並びにその製造に用いる疑似ウェーハの製造方法 | |
| JP2001127256A (ja) | 半導体装置 | |
| JPH0922912A (ja) | 半導体装置及びその製造方法 | |
| JPH06268098A (ja) | 半導体集積回路装置の製造方法 | |
| US7056817B2 (en) | Forming a cap above a metal layer | |
| JP3825355B2 (ja) | バンプ電極を備えている電子部品及びその製造方法 | |
| US6972583B2 (en) | Method for testing electrical characteristics of bumps | |
| JPH03218644A (ja) | 回路基板の接続構造 | |
| JP2001118994A (ja) | 半導体装置 | |
| JP2003023022A (ja) | バンプ電極の導通試験構造 | |
| JP3722784B2 (ja) | 半導体装置 | |
| JPS63261842A (ja) | 集積回路とその製造方法 | |
| KR20000019151A (ko) | 솔더 범프를 갖는 반도체 칩과 그 제조방법 | |
| JPH10163266A (ja) | フリップチップｉｃおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |