JP2006518115A - 集積回路基板および関連する構造の選択的バンピング方法 - Google Patents

集積回路基板および関連する構造の選択的バンピング方法 Download PDF

Info

Publication number
JP2006518115A
JP2006518115A JP2006503894A JP2006503894A JP2006518115A JP 2006518115 A JP2006518115 A JP 2006518115A JP 2006503894 A JP2006503894 A JP 2006503894A JP 2006503894 A JP2006503894 A JP 2006503894A JP 2006518115 A JP2006518115 A JP 2006518115A
Authority
JP
Japan
Prior art keywords
layer
barrier layer
substrate
conductive
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006503894A
Other languages
English (en)
Inventor
ジャン,ジョン‐ロン
ルー,ツァイ‐フア
チウ,サオ‐リン
クン,リン‐チェン
Original Assignee
ユニティブ・エレクトロニクス,インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニティブ・エレクトロニクス,インコーポレイテッド filed Critical ユニティブ・エレクトロニクス,インコーポレイテッド
Publication of JP2006518115A publication Critical patent/JP2006518115A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

上部に金属層を有する基板をバンピングすることが、金属層を含む基板上に障壁層を形成することと、障壁層上に伝導性バンプを形成することを含む。さらに、障壁層は、伝導性バンプと基板との間にあってもよく、伝導性バンプは、金属層から横方向にオフセットされてもよい。伝導性バンプを形成した後に、障壁層は、金属層から除去されることによって、伝導性バンプと基板との間に障壁層の一部分を維持しながら、金属層を露出させてもよい。関連する構造についても記載する。

Description

(関連出願)
本願は、2003年2月18日に出願された米国仮特許出願第60/448,096号の優先権の利益を享受し、同出願の内容全体を引用することにより、本明細書の一部をなすものとする。
本発明は、集積回路の分野に関し、より詳しく言えば、集積回路基板のバンピング方法に関する。
高性能なマイクロ電子デバイスでは、他のマイクロ電子デバイスとの電気配線用に、はんだボールまたははんだバンプが使用されることが多い。例えば、はんだボールまたははんだバンプを用いて、回路基板や他の次のレベルのパッケージング基板に超大規模集積回路(VLSI:very large scale integration)チップを電気的に接続することができる。この接続技術は、C4(Controlled Collapse Chip Connection)または「フリップチップ」技術とも呼ばれ、本明細書でははんだバンプと呼ばれる。
IBMによって開発されたはんだバンプ技術によれば、はんだバンプは、集積回路ウェハに固定されたシャドウマスクの開口を介した蒸着によって形成される。例えば、Katz et al.の「Debondable Metallic Bonding Method」という発明の名称の米国特許第5,234,149号明細書には、チップワイヤリング端子および金属化層を備えた電子デバイスが開示されている。ワイヤリング端子は、典型的には、本質的にアルミニウムであり、金属化層は、チタンまたはクロム局在接着層(chromium localized adhesive layer)、共堆積局在クロム銅層(codeposited localized chromium copper layer)、局在水和銅層(localized wettable copper layer)、局在金層または錫キャップ層(localized gold or tin capping layer)を含みうる。キャップ層上には、蒸着した局在鉛−錫はんだ層(lead-tin solder layer)が配置される。
電気めっき方法に基づいたはんだバンプ技術も積極的に推し進められてきた。電気めっき方法は、より大きな基板とより小さなバンプに特に有用である。この方法において、典型的に、蒸着またはスパッタリングによって、コンタクトパッドを上部に有するマイクロ電子基板上に、アンダーバンプ冶金(under bump metallurgy:UBM)層が堆積される。典型的に、パッド上、およびはんだめっき中に電流が流れるパッド間の基板上に、連続したアンダーバンプ冶金層が設けられる。
本願と同一の譲受人に譲渡された、Yungの「Solder Bump Fabrication Method」という発明の名称の米国特許第5,162,257号明細書に、アンダーバンプ冶金層に関する電気めっき方法の一例が記載されている。同特許において、アンダーバンプ冶金層は、基板およびパッドに隣接したクロム層と、はんだ付け可能な金属として作用する上部銅層と、クロム層と銅層との間にある段階的なクロム/銅層とを含む。はんだバンプのベースは、はんだバンプとコンタクトパッドとの間のアンダーバンプ冶金層を、アンダーバンプ冶金層のはんだおよびはんだ付け可能な成分の金属間に変えることによって保持される。
本発明の実施形態によれば、集積回路基板が上部に金属層を含み、金属層を含む集積回路基板上に障壁層が形成され、障壁層上に伝導性バンプが形成される。さらに詳しく言えば、障壁層は伝導性バンプと基板との間にあり、伝導性バンプは金属層からオフセットされる。伝導性バンプの形成後に、障壁層の少なくともある部分が金属層から除去されて、金属層を露出するのに対して、障壁層の一部分が、伝導性バンプと基板との間に維持される。金属層はアルミニウム層であってもよく、および/または、障壁層はTiW層であってもよい。さらに、金属層と障壁層と伝導性バンプとは異なる材料の層であってもよい。
また、伝導性バンプの形成前に、伝導性アンダーバンプ冶金層が障壁層上に形成されてもよい。障壁層の除去前に、伝導性アンダーバンプ冶金層は、伝導性バンプと基板との間に伝導性アンダーバンプ冶金層の一部分を維持しながら、金属層と反対にある障壁層から除去されてもよい。伝導性アンダーバンプ冶金層は銅の層を含んでもよく、伝導性アンダーバンプ冶金層および障壁層は異なる材料の層であってもよい。
また、電導性バンプの形成前に、アンダーバンプ冶金層上に第2の障壁層が形成されてもよく、第2の障壁層およびアンダーバンプ冶金層は異なる材料の層であってもよい。さらに、第2の障壁層は、伝導性バンプと伝導性アンダーバンプ冶金層との間にあってもよい。第2の障壁層はニッケルの層であってもよく、アンダーバンプ冶金層は銅の層であってもよい。
第2の障壁層はアンダーバンプ冶金層の一部分上に選択的に形成されてもよく、第2の障壁層は金属層からオフセットされてもよい。さらに、伝導性バンプは、金属層からオフセットされた第2の障壁層上に選択的に形成されてもよい。さらに、第2の障壁層および伝導性バンプは、同一のマスクを用いて選択的に形成されてもよい。伝導性バンプは、はんだバンプ、金バンプ、および/または銅バンプの少なくとも1つでありうる。さらに、伝導性バンプは、金属層からオフセットされた障壁層上に選択的にめっきされてもよい。
また、集積回路基板は、上部に入出力パッドを含みうる。障壁層は金属層および入出力パッドを含む基板上に形成されてもよく、伝導性バンプは入出力パッドの反対にある障壁層上に形成されてもよい。さらに詳しく言えば、金属層およびバンプパッドの両方はアルミニウムの層であってもよい。
集積回路基板は上部に入出力パッドを含んでもよく、障壁層は金属層および入出力パッドを含む基板上に形成されてもよく、伝導性バンプは、金属層から障壁層を除去した後に、入出力パッドに電気的に連結されてもよい。さらに、金属層および入出力パッドの両方は、アルミニウムの層であってもよい。さらに、伝導性バンプは入出力パッドと反対の障壁層上に形成されてもよく、または、伝導性バンプは入出力パッドからオフセットされてもよい。また、金属層から障壁層を除去した後に、伝導性バンプに第2の基板が結合されてもよい。
本発明のさらなる実施形態によれば、集積回路デバイスのバンピング方法は、集積回路基板上に障壁層を形成することを含み、障壁層は、集積回路基板上の露出された金属層からオフセットされる。障壁層上に伝導性バンプが形成され、障壁層は伝導性バンプと基板との間にある。さらに、伝導性バンプは金属層からオフセットされ、障壁層と伝導性バンプと金属層とは異なる伝導性材料の層であってもよい。
障壁層はチタンタングステンの層であってもよく、露出された金属層はアルミニウムの層であってもよい。さらに、伝導性バンプは、はんだバンプ、金バンプ、および/または、銅バンプの少なくとも1つでありうる。また、障壁層と伝導性バンプとの間に伝導性アンダーバンプ冶金層が設けられてもよく、伝導性バンプに第2の基板が結合されてもよい。
また、集積回路基板は集積回路基板上に入出力パッドを含んでもよく、障壁層および伝導性バンプは入出力パッドに電気的に接続される。さらに、入出力パッドおよび金属層の各々はアルミニウムの層でありうる。さらに、伝導性バンプは入出力パッドの反対にある障壁層上にあってもよく、伝導性バンプは入出力パッドからオフセットされてもよい。また、障壁層と伝導性バンプとの間に、アンダーバンプ冶金層があってもよく、アンダーバンプ冶金層および障壁層は異なる材料の層であってもよい。
本発明のさらなる実施形態によれば、集積回路デバイスが、上部に露出された金属層を有する集積回路基板を含む。露出された金属層からオフセットされた集積回路基板上に障壁層があり、障壁層上に伝導性バンプがある。さらに詳しく言えば、障壁層は伝導性バンプと基板との間にあり、伝導性バンプは金属層からオフセットされ、障壁層と伝導性バンプと金属層との全ては異なる伝導性材料を含む。
以下、添付の図面を参照しながら、本発明についてさらに詳しく記載し、同図には、本発明の好ましい実施形態が示されている。しかしながら、本発明は、多くの異なる形態において実施されてもよく、本明細書に示す実施形態に限定されると解釈されるべきではなく、これらの実施形態は、本明細書が徹底的かつ完全なものになるように、さらに当業者に本発明の範囲を完全に伝えるように与えられる。図面において、層および領域の厚みは、明確に示すために誇張されている。図面において、同様の参照番号は、同様の要素をさす。
層、領域、または基板などの要素が、別の要素「上」にあると言及される場合には、他の要素上に直接存在することもあるし、介在する要素が存在してもよいことを理解されたい。対照的に、要素が別の要素「上に直接」あると言及される場合には、介在する要素は存在しない。また、要素が別の要素に「結合」されると言及される場合には、他の要素に直接結合されることもあるし、介在する要素が存在してもよい。対照的に、要素が別の要素に「直接結合」されると言及される場合には、介在する要素は存在しない。また、要素が別の要素に「接合」または「連結」されると言及される場合には、他の要素に直接接続または連結されることもあるし、介在する要素が存在してもよいことを理解されたい。最後に、「直接」という用語は、介在する要素がないことを意味する。
本発明の実施形態によれば、(露出されたアルミニウム層などの)基板上の露出された金属層を設けながら、(集積回路ウェハなどの)集積回路基板のバンピングが可能である方法が提供されてもよい。ワイヤボンド接触、露出された入出力パッド、ヒューズ、および/またはリフレクタを与えるために、アルミニウム層などの金属層が使用されてもよい。さらに、別の基板との電気的および/または機械的配線を与えるために、基板上に、はんだバンプなどの伝導性バンプが設けられてもよい。基板上にバンプを形成した後に露出された金属層を設けることによって、金属層の入出力パッドが、バンピング後にワイヤボンドパッドを与えることができ、および/またはバンプを形成した後に、レーザを用いて金属層レーザヒューズを開くことができる。
以下、図1〜図4を参照しながら、本発明の第1の実施形態について記載する。図1に示すように、集積回路基板21が、金属層23と、その上部にパッシベーション層25とを有してもよい。集積回路基板21は、(トランジスタ、ダイオード、レジスタ、コンデンサ、および/またはインダクタなどの)電子デバイスが上部に形成された(ケイ素、ガリウムヒ素、窒化ガリウム、および/または炭化ケイ素基板などの)半導体基板を含みうる。本明細書において使用する場合には、基板という用語は、複数の集積回路デバイスを上部に含むウェハや、単一の集積回路デバイスを上部に含む集積回路ダイについて言及するために用いられてもよい。通常、単一のウェハ上に複数の集積回路デバイスを作製した後、単一のウェハから複数のダイが切り取られる。他の代替では、基板という用語は、印刷回路基板などの基板をパッケージングする別の層を言及するために用いられてもよい。
例えば、金属層23は、後続するワイヤボンディング用の入出力パッドとして使用されるように、基板21の電子デバイス用の入出力パッドを与えてもよい。代替として、金属層23は、基板21上の冗長回路の連結/分断を与えるために、機械的および/またはレーザで切り離すことができるヒューズを与えてもよい。別の代替として、金属層23は、基板21上の回路の電気的プローブ用のパッドを与えてもよい。
パッシベーション層25は、(二酸化ケイ素および/または窒化ケイ素などの)無機材料、および/または、(ポリイミドなどの)有機材料を含みうる。図示したように、パッシベーション層25にある開口が、金属層23の部分を露出してもよい。さらに詳しく言えば、パッシベーション層25は金属層23にわたって形成されてもよく、パッシベーション層25の部分が金属層23の部分を露出するために選択的に除去されてもよい。金属層23の部分が露出されるようにすることにより、金属層は、引き続き、プローブされ、カットされ、および/または、ワイヤボンディングパッドとして使用されてもよい。
図2に示すように、(TiW、TiN、および/またはそれらの組み合わせの層などの)第1の障壁層27が、例えば、スパッタリング、蒸着、および/または、化学気相成長(CVD)を用いて、パッシベーション層25および金属層23の露出部分上に形成されてもよい。第1の障壁層27の露出表面は、ウェットおよび/またはドライ洗浄作業を用いて洗浄が施された後に、アンダーバンプ冶金層29を形成する次のステップが施されてもよい。第1の障壁層27は、アンダーバンプ冶金層29とパッシベーション層25との間に接着性を与え、アンダーバンプ冶金層29と基板21との間に信号の電気伝導性を与え、および/または、金属層23に対してエッチ選択性を与えるように選択されてもよい。したがって、第1の障壁層27は、金属層23に著しくダメージを与えることなく、金属層23から除去されてもよい。
次いで、伝導性アンダーバンプ冶金層29は、基板21および金属層23とは反対の障壁層27上に形成されてもよい。さらに詳しく言えば、伝導性アンダーバンプ冶金層29は、銅(Cu)を含みうる。伝導性アンダーバンプ冶金層29上には、(フォトレジストおよび/またはポリマーの層などの)マスク層31が形成されてもよく、めっきテンプレートを与えるために、マスク層31に開口33が形成されてもよい。さらに詳しく言えば、マスク層31は、開口33を形成するために、フォトリソグラフィ技術を用いて選択的に露光および現像されたフォトレジスト層でありうる。
次いで、開口33によって露出された伝導性アンダーバンプ冶金層29の部分上に、(ニッケル層などの)第2の障壁層32および(錫ベースのはんだ、金、および/または銅などの)バンピング材料35が選択的に形成されてもよい。例えば、第2の障壁層32およびバンピング材料35は電気めっきされてもよく、アンダーバンプ冶金層29がめっき電極を与え、マスク31下の電流路を与える。代替として、めっき中にマスク下の電流路が不要なように、無電解めっきが使用されてもよい。他の堆積技術も使用してよい。第2の障壁層32およびバンピング材料35を形成した後、マスク31は、例えば、ドライおよび/またはウェットプロセス化学作用を用いて剥がすこともできる。
図3に示すように、バンピング材料35および/または第2の障壁層32によって覆われていない伝導性アンダーバンプ冶金層29の部分が除去され得る。さらに詳しく言えば、伝導性アンダーバンプ冶金層29の部分が、優先的に第1の障壁層27に対して伝導性アンダーバンプ冶金層29除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層27は、アンダーバンプ冶金層29の部分を除去しながら、金属層23を保護してもよい。伝導性アンダーバンプ冶金層29が銅(Cu)、第1の障壁層27がチタン−タングステン(TiW)からなる場合には、金属層23を維持しながら、伝導性アンダーバンプ冶金層29を選択的に除去するために、水酸化アンモニウムが使用されてもよい。
次いで、バンピング材料35、第2の障壁層32、および/または、アンダーバンプ冶金層29の残りの部分によって覆われていない第1の障壁層27の部分が、優先的に金属層23に対して第1の障壁層27を除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層27は、金属層23に著しいダメージを与えることなく除去されうる。第1の障壁層27がチタン−タングステン(TiW)からなり金属層23がアルミニウム(Al)からなる場合には、第1の障壁層27の部分は、以下のものを含む混合物を用いて除去されてもよい。
過酸化水素−10〜20%
スルホサリチル酸−2〜30グラム/リットル
硫化カリウム−25〜200グラム/リットル
ベンゾトリゾール−1〜10グラム/リットル
補給水
温度:30〜70℃
pH<7
次いで、図3の構造は、図4に示すように、(アルミニウム層などの)金属層23が露出されたまま、バンピング材料35がボールを形成するように加熱され得る。例えば、錫ベースのはんだバンピング材料の場合には、バンピング材料35は、図4のバンピング材料35のボールを与えるために、溶かされ、リフロー処理され、洗浄されてもよい。金バンピング材料の場合には、バンピング材料35は、アニール処理されてもよい。代替として、アンダーバンプ冶金層29および障壁層27の部分は、ボールを形成するためのバンピング材料を加熱した後に除去され得る。別の代替として、バンピング材料35は、最初にボールを形成せずに融和性の基板に結合されてもよい。
図4に示していないが、バンピング材料35と、第2の障壁層32と、伝導性アンダーバンプ冶金層29の残りの部分と、第1の障壁層27の残りの部分とは、パッシベーション層25にある開口および/または再分配経路導体を介して基板に電気的に連結されてもよい。バンピング材料35は、例えば、米国特許第5,892,179号、米国特許第6,329,608号明細書、および/または米国特許第6,389,691号明細書において開示されているような再分配経路導体を用いて、遠隔コンタクトパッドに電気的に連結され得る。これらの特許の各々の開示の内容全体を引用することにより、本明細書の一部をなすものとする。
したがって、バンピング材料35は、金属層23が露出されたまま、(別の集積回路半導体デバイスおよび/またはプリント回路基板などの)別の基板に電気的および/または機械的に連結されるようにするために用いることができる。したがって、金属層23は、バンピング材料35を形成した後に、および/または、バンピング材料35を別の基板に結合した後、焼成され、カットされ、プローブされ、および/またはワイヤボンディングされてもよい。
以下、図5〜図8を参照しながら、本発明の第2の実施形態について記載する。図5に示すように、集積回路基板121が、上部に金属層123および配線層119を有してもよく、金属層123と配線層119と基板121の上に、パッシベーション層125が設けられてもよい。金属層123および配線層119は、(同一のアルミニウム層などの)同一の金属層からパターン化されてもよい。集積回路基板121は、(トランジスタ、ダイオード、レジスタ、コンデンサ、および/またはインダクタなどの)電子デバイスが上部に形成された(ケイ素、ガリウムヒ素、窒化ガリウム、および/または炭化ケイ素基板などの)半導体基板を含みうる。本明細書において使用する場合には、基板という用語は、複数の集積回路デバイスを上部に含むウェハや、単一の集積回路デバイスを上部に含む集積回路ダイについて言及するために用いられてもよい。通常、単一のウェハ上に複数の集積回路デバイスを作製した後に、単一のウェハから複数のダイが切り取られる。他の代替では、基板という用語は、印刷回路基板などの基板をパッケージングする別の層を言及するために用いられてもよい。
例えば、金属層123は、後続するワイヤボンディング用の入出力パッドとして使用されるように、基板121の電子デバイス用の入出力パッドを与えてもよい。代替として、金属層123は、基板121上の冗長回路の連結/分断を与えるために、機械的および/またはレーザにより切り離すことができるヒューズを与えてもよい。別の代替として、金属層123は、基板121上の回路の電気的プローブ用のパッドを与えてもよい。配線層119は、以下にさらに詳細に記載するように、(プリント回路基板や集積回路デバイスなどの)次のレベルの基板へバンピング材料を介して電気的および機械的配線を与えてもよい。金属層123および配線層119の両方は、アルミニウムを含みうる。
パッシベーション層125は、(二酸化ケイ素および/または窒化ケイ素などの)無機材料、および/または、(ポリイミドなどの)有機材料を含みうる。図示したように、パッシベーション層125にある開口が、金属層123の部分および配線層119の部分を露出してもよい。さらに詳しく言えば、パッシベーション層125は金属層123および配線層119にわたって形成されてもよく、パッシベーション層125の部分が金属層123および配線層119の部分を露出するために選択的に除去されてもよい。金属層123の部分が露出されるようにすることにより、金属層は、引き続き、プローブされ、カットされ、および/または、ワイヤボンディングパッドとして使用されてもよい。
図6に示すように、(TiW、TiN、および/またはそれらの組み合わせの層などの)第1の障壁層127が、例えば、スパッタリング、蒸着、および/または、化学気相成長(CVD)を用いて、パッシベーション層125と、金属層123の露出部分と、配線層119の露出部分との上に形成されてもよい。第1の障壁層127の露出表面は、ウェットおよび/またはドライ洗浄作業を用いて洗浄が施された後に、アンダーバンプ冶金層129を形成する次のステップが施されてもよい。第1の障壁層127は、アンダーバンプ冶金層129とパッシベーション層125との間に接着性を与え、アンダーバンプ冶金層129と配線層119との間に接着性を与え、アンダーバンプ冶金層129と基板121との間に信号の電気伝導性を与え、および/または、金属層123に対してエッチ選択性を与えるように選択されてもよい。したがって、第1の障壁層127は、金属層123に著しくダメージを与えることなく、金属層123から除去されてもよい。
次いで、伝導性アンダーバンプ冶金層129は、基板121と、金属層123と、配線層119とは反対の障壁層127との上に形成されてもよい。さらに詳しく言えば、伝導性アンダーバンプ冶金層129は、銅(Cu)を含みうる。伝導性アンダーバンプ冶金層129上には、(フォトレジストおよび/またはポリマーの層などの)マスク層131が形成されてもよく、配線層119とは反対のアンダーバンプ冶金層129の部分を露出するめっきテンプレートを与えるために、マスク層131に開口133が形成されてもよい。さらに詳しく言えば、マスク層131は、開口133を形成するために、フォトリソグラフィ技術を用いて選択的に露光および現像されたフォトレジスト層でありうる。
次いで、開口133によって露出された伝導性アンダーバンプ冶金層129の部分上に、(ニッケル層などの)第2の障壁層132および(錫ベースのはんだ、金、および/または銅などの)バンピング材料135が選択的に形成されてもよい。例えば、第2の障壁層132およびバンピング材料135は電気めっきされてもよく、アンダーバンプ冶金層129がめっき電極を与え、マスク131下の電流路を与える。代替として、めっき中にマスク下の電流路が不要なように、無電解めっきが使用されてもよい。他の堆積技術を使用してもよい。第2の障壁層132およびバンピング材料135を形成した後に、マスク131は、例えば、ドライおよび/またはウェットプロセス化学作用を用いて剥がすこともできる。
図7に示すように、バンピング材料135および/または第2の障壁層132によって覆われていない伝導性アンダーバンプ冶金層129の部分が除去され得る。さらに詳しく言えば、伝導性アンダーバンプ冶金層129の部分が、優先的に第1の障壁層127に対して伝導性アンダーバンプ冶金層129除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層127は、アンダーバンプ冶金層129の部分を除去しながら、金属層123を保護してもよい。伝導性アンダーバンプ冶金層129が銅(Cu)からなり第1の障壁層127がチタン−タングステン(TiW)からなる場合には、金属層123を維持しながら、伝導性アンダーバンプ冶金層129を選択的に除去するために、水酸化アンモニウムが使用されてもよい。
次いで、バンピング材料135、第2の障壁層132、および/または、アンダーバンプ冶金層129の残りの部分によって覆われていない第1の障壁層127の部分が、優先的に金属層123に対して第1の障壁層127を除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層127は、金属層123に著しいダメージを与えることなく除去されてもよい。第1の障壁層127がチタン−タングステン(TiW)からなり金属層123がアルミニウム(Al)からなる場合には、第1の障壁層127の部分は、以下のものを含む混合物を用いて除去されてもよい。
過酸化水素−10〜20%
スルホサリチル酸−2〜30グラム/リットル
硫化カリウム−25〜200グラム/リットル
ベンゾトリゾール−1〜10グラム/リットル
補給水
温度:30〜70℃
pH<7
次いで、図7の構造は、図8に示すように、(アルミニウム層などの)金属層123が露出されたまま、バンピング材料135がボールを形成するように加熱され得る。例えば、錫ベースのはんだバンピング材料の場合には、バンピング材料135は、図8のバンピング材料135のボールを与えるために、溶かされ、リフロー処理され、洗浄されてもよい。金バンピング材料の場合には、バンピング材料135はアニール処理されてもよい。代替として、アンダーバンプ冶金層129および障壁層127の部分は、ボールを形成するためのバンピング材料を加熱した後に除去され得る。別の代替として、バンピング材料135は、最初にボールを形成せずに融和性の基板に結合されてもよい。
図8に示していないが、バンピング材料135と、第2の障壁層132と、伝導性アンダーバンプ冶金層129の残りの部分と、第1の障壁層127の残りの部分とは、バンピング材料135が配線層119からオフセットされるように、再分配経路導体を介して配線層119に電気的に連結されてもよい。
したがって、バンピング材料135は、金属層123が露出されたまま、(別の集積回路半導体デバイスおよび/またはプリント回路基板などの)別の基板に電気的および/または機械的に連結されるようにするために用いることができる。したがって、金属層123は、バンピング材料135を形成した後、および/または、バンピング材料135を別の基板に結合した後に、焼成され、カットされ、プローブされ、および/または、ワイヤボンディングされてもよい。
以下、図9〜図12を参照しながら、本発明の第3の実施形態について記載する。図9に示すように、集積回路基板321が、金属層323および配線層319を有してもよく、金属層323と配線層319と基板321との上に、パッシベーション層325が設けられてもよい。金属層323および配線層319は、(同一のアルミニウム層などの)同一の金属層からパターン化されてもよい。集積回路基板321は、(トランジスタ、ダイオード、レジスタ、コンデンサ、および/またはインダクタなどの)電子デバイスが上部に形成された(ケイ素、ガリウムヒ素、窒化ガリウム、および/または炭化ケイ素基板などの)半導体基板を含みうる。本明細書において使用する場合には、基板という用語は、複数の集積回路デバイスを上部に含むウェハや、単一の集積回路デバイスを上部に含む集積回路ダイについて言及するために用いられてもよい。通常、単一のウェハ上に複数の集積回路デバイスを作製した後に、単一のウェハから複数のダイが切り取られる。他の代替では、基板という用語は、印刷回路基板などの基板をパッケージングする別の層を言及するために用いられてもよい。
例えば、金属層323は、後続するワイヤボンディング用の入出力パッドとして使用されるように、基板321の電子デバイス用の入出力パッドを与えてもよい。代替として、金属層323は、基板321上の冗長回路の連結/分断を与えるために、機械的および/またはレーザにより切り離すことができるヒューズを与えてもよい。別の代替として、金属層323は、基板321上の回路の電気的プローブ用のパッドを与えてもよい。配線層219は、以下にさらに詳細に記載するように、(プリント回路基板や集積回路デバイスなどの)次のレベルの基板へバンピング材料を介して電気的および機械的配線を与えてもよい。金属層323および配線層319の両方は、アルミニウムを含みうる。
パッシベーション層325は、(二酸化ケイ素および/または窒化ケイ素などの)無機材料、および/または、(ポリイミドなどの)有機材料を含みうる。図示したように、パッシベーション層325にある開口が、金属層323の部分および配線層319の部分を露出してもよい。さらに詳しく言えば、パッシベーション層325は金属層323および配線層319にわたって形成されてもよく、パッシベーション層325の部分が金属層323および配線層319の部分を露出するために選択的に除去されてもよい。金属層323の部分が露出されるようにすることにより、金属層は、引き続き、プローブされ、カットされ、および/または、ワイヤボンディングパッドとして使用されてもよい。
図10に示すように、(TiW、TiN、および/またはそれらの組み合わせの層などの)第1の障壁層327が、例えば、スパッタリング、蒸着、および/または化学気相成長(CVD)を用いて、パッシベーション層325と金属層323の露出部分と配線層319の露出部分との上に形成されてもよい。第1の障壁層327の露出表面は、ウェットおよび/またはドライ洗浄作業を用いて洗浄が施された後に、アンダーバンプ冶金層329を形成する次のステップが施されてもよい。第1の障壁層327は、アンダーバンプ冶金層329とパッシベーション層325との間に接着性を与え、アンダーバンプ冶金層329と配線層319との間に接着性を与え、アンダーバンプ冶金層329と基板321との間に信号の電気伝導性を与え、および/または、金属層323に対してエッチ選択性を与えるように選択されてもよい。したがって、第1の障壁層327は、金属層323に著しくダメージを与えることなく、金属層323から除去されてもよい。
次いで、伝導性アンダーバンプ冶金層329は、基板321と金属層323と配線層319とは反対の障壁層327との上に形成されてもよい。さらに詳しく言えば、伝導性アンダーバンプ冶金層329は、銅(Cu)を含みうる。さらに、基板とは反対のアンダーバンプ冶金層329上に、ダム層330が形成されてもよい。ダム層330は、リフロー中に後で形成されるバンピング材料が湿らない、クロムなどの材料から形成されてもよい。
伝導性アンダーバンプ冶金層329上には、(フォトレジストおよび/またはポリマーの層などの)マスク層331が形成されてもよく、配線層319とは反対のアンダーバンプ冶金層329の部分を露出するめっきテンプレートを与えるために、マスク層331に開口333が形成されてもよい。マスク層331は、開口333を形成するために、フォトリソグラフィ技術を用いて選択的に露光および現像されたフォトレジスト層でありうる。開口333を形成した後に、アンダーバンプ冶金層329の部分を露出するために、開口333を介して露出されたダム層330の部分が除去されてもよい。
マスク層331を介した開口333は、基板321から垂直に見た場合(すなわち、図10に示す向きで基板321の上方から見た場合)には、細長い部分および比較的幅広の部分を有してもよい。さらに詳しく言えば、開口333の比較的幅広の部分は、配線層319からオフセットされてもよく、開口333の細長い部分は、開口の比較的幅広の部分から配線層319に隣接する位置まで延在してもよい。例えば、開口333は、鍵穴形状を有してもよく、鍵穴形状の比較的幅広の(すなわち、円形の)部分は、配線層319からオフセットされ、鍵穴形状の細長い部分は、配線層319に隣接した位置に延在する。
次いで、開口333によって露出された伝導性アンダーバンプ冶金層329の部分上に、(ニッケル層などの)第2の障壁層332および(錫ベースのはんだ、金、および/または銅などの)バンピング材料335が選択的に形成されてもよい。例えば、第2の障壁層332およびバンピング材料335は電気めっきされてもよく、アンダーバンプ冶金層329が、めっき電極を与え、マスク331下の電流路を与える。代替として、めっき中にマスク下の電流路が不要なように、無電解めっきが使用されてもよい。他の堆積技術も使用してよい。第2の障壁層332およびバンピング材料335を形成した後に、マスク331は、例えば、ドライプロセス化学作用および/またはウェットプロセス化学作用を用いて剥がすこともできる。したがって、第2の障壁層332およびバンピング材料335は、配線層319から間隔を置いた位置にある拡大された幅広い部分と、拡大された幅広い部分と配線層319との間の細長い部分とを有してもよい。図11に示すように、マスク331が除去されてもよい。
図12に示すように、バンピング材料335にリフロー作業が施されてもよい。バンピング材料335の拡大された幅広の部分および細長い部分にわたって曲率半径に差があるため、内圧により、バンピング材料が細長い部分から拡大された幅広の部分に追いやられることがある。したがって、比較的薄い部分335bが細長い部分にとどまるのに対して、比較的厚い部分335aが、拡大された幅広の部分に形成されることがある。さらに、ダム層330は、バンピング材料335を、リフロー中、拡大された幅広の部分および細長い部分に閉じ込める。
(比較的厚いおよび薄い部分335a〜bを含む)バンピング材料335および/または第2の障壁層332によって覆われていない伝導性アンダーバンプ冶金層329の部分が除去され得る。さらに詳しく言えば、伝導性アンダーバンプ冶金層329の部分が、優先的に第1の障壁層327に対して伝導性アンダーバンプ冶金層329除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層327は、アンダーバンプ冶金層329の部分を除去しながら、金属層323を保護してもよい。伝導性アンダーバンプ冶金層329が銅(Cu)からなり第1の障壁層327がチタン−タングステン(TiW)からなる場合には、金属層323を維持しながら、伝導性アンダーバンプ冶金層329を選択的に除去するために、水酸化アンモニウムが使用されてもよい。
次いで、バンピング材料335、第2の障壁層332、および/または、アンダーバンプ冶金層329の残りの部分によって覆われていない第1の障壁層327の部分が、優先的に金属層323に対して第1の障壁層327を除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層327は、金属層323に著しいダメージを与えることなく除去されてもよい。第1の障壁層327がチタン−タングステン(TiW)からなり金属層323がアルミニウム(Al)からなる場合には、第1の障壁層327の部分は、以下のものを含む混合物を用いて除去されてもよい。
過酸化水素−10〜20%
スルホサリチル酸−2〜30グラム/リットル
硫化カリウム−25〜200グラム/リットル
ベンゾトリゾール−1〜10グラム/リットル
補給水
温度:30〜70℃
pH<7
例えば、米国特許第5,892,179号明細書、米国特許第6,329,608号明細書、および/または、米国特許第6,389,691号明細書に、再分配経路導体が開示されている。これらの特許の各々の開示の内容全体を引用することにより、本明細書の一部をなすものとする。
代替として、図11の第2の障壁層332および/またはバンピング材料335によって覆われていないアンダーバンプ冶金層327および第1の障壁層329の部分が、バンピング材料335をリフロー処理する前に除去されてもよい。したがって、ダム層330が省かれてもよく、バンピング材料335のフローは、バンピング材料が、パッシベーション層325によって、バンピング材料が湿らないように閉じ込められてもよい。アンダーバンプ冶金層329および第1の障壁層327の部分を除去した後に、図12に示すように、比較的薄い層335bが細長い部分上に設けられ、比較的厚い層335aが拡大された幅広の部分上に設けられるように、バンプ材料にリフロー作業が施されてもよい。
例えば、錫ベースのはんだバンピング材料の場合には、バンピング材料335は、図12のバンピング材料335のボールを与えるために、溶かされ、リフロー処理され、洗浄されてもよい。金バンピング材料の場合には、バンピング材料335は、アニール処理されてもよい。
図12に示すように、バンピング材料335のボールが形成されてもよく、バンピング材料335のボール(比較的厚い部分335b)は、第1の障壁層327、アンダーバンプ冶金層329、および/または、バンピング材料335の比較的薄い部分335bの残りの細長い部分を含む再分配経路導体を介して、配線層319に電気的に接続されてもよい。さらに、(アルミニウム層などの)金属層323は、図12に示すように、露出されてもよい。
したがって、バンピング材料335は、金属層323が露出されたまま、(別の集積回路半導体デバイスおよび/またはプリント回路基板などの)別の基板に電気的および/または機械的に連結されるようにするために用いることができる。したがって、金属層323は、バンピング材料335を形成した後、および/または、バンピング材料335を別の基板に結合した後に、焼成され、カットされ、プローブされ、および/または、ワイヤボンディングされてもよい。
以下、図13〜図14を参照しながら、本発明の第4の実施形態について記載する。図13に示すように、集積回路基板421が、第1および第2の金属層423a〜bを有してもよく、金属層423a〜bおよび基板421上に、第1のパッシベーション層425aが設けられてもよい。金属層423a〜bは、(同一のアルミニウム層などの)同一の金属層からパターン化されてもよい。集積回路基板421は、(トランジスタ、ダイオード、レジスタ、コンデンサ、および/またはインダクタなどの)電子デバイスが上部に形成された(ケイ素、ガリウムヒ素、窒化ガリウム、および/または炭化ケイ素基板などの)半導体基板を含みうる。本明細書において使用する場合、基板という用語は、複数の集積回路デバイスを上部に含むウェハや、単一の集積回路デバイスを上部に含む集積回路ダイについて言及するために用いられてもよい。通常、単一のウェハ上に複数の集積回路デバイスを作製した後、単一のウェハから複数のダイが切り取られる。他の代替では、基板という用語は、印刷回路基板などの基板をパッケージングする別の層を言及するために用いられてもよい。
例えば、金属層423aは、後続するワイヤボンディング用の入出力パッドとして使用されるように、基板421の電子デバイス用の入出力パッドを与えてもよい。代替として、金属層423は、基板421上の冗長回路の連結/分断を与えるために、機械的および/またはレーザにより切り離すことができるヒューズを与えてもよい。別の代替として、金属層423は、基板421上の回路の電気的プローブ用のパッドを与えてもよい。金属層423bは、基板421の電子デバイスに入出力パッドを与えてもよい。金属層423a〜bの両方は、アルミニウムを含みうる。
第1のパッシベーション層425aは、(二酸化ケイ素および/または窒化ケイ素などの)無機材料、および/または、(ポリイミドなどの)有機材料を含みうる。図示したように、第1のパッシベーション層425aにある開口が、金属層423a〜bの部分を露出してもよい。さらに詳しく言えば、第1のパッシベーション層425aは金属層423a〜bにわたって形成されてもよく、第1のパッシベーション層425aの部分が金属層423a〜bの部分を露出するために選択的に除去されてもよい。金属層423aの部分が露出されるようにすることにより、金属層423aは、引き続き、プローブされ、カットされ、および/または、ワイヤボンディングパッドとして使用されてもよい。
次いで、第1のパッシベーション層425a上および第2の金属層423bの部分上に、配線層419が形成されてもよい。さらに詳しく言えば、配線層419は、金属層423bからオフセットされた後に形成されるバンピング材料との電気的接続を与えるように、第2の金属層423bの露出された部分から延在してもよい。金属層423a〜bおよび配線層419の両方は、アルミニウムを含みうる。
さらに、配線層419と第1のパッシベーション層425aと第1の金属層423aの露出された部分との上に、第2のパッシベーション層425bが形成されてもよい。次いで、配線層419および第1の金属層423aの部分を露出するために、第2のパッシベーション層425bに開口が形成されてもよい。第2のパッシベーション層425bは、(二酸化ケイ素および/または窒化ケイ素など)無機材料、および/または、(ポリイミドなどの)有機材料を含みうる。配線層419は、以下にさらに詳細に記載するように、(プリント回路基板や集積回路デバイスなどの)次のレベルの基板へバンピング材料を介して電気的および機械的配線を与えてもよい。
(TiW、TiN、および/またはそれらの組み合わせの層などの)第1の障壁層427が、例えば、スパッタリング、蒸着、および/または化学気相成長(CVD)を用いて、第2のパッシベーション層425bと、配線層419の露出部分と、第1のパッシベーション層425aと、金属層423aの露出部分との上に形成されてもよい。第1の障壁層427の露出表面は、ウェットおよび/またはドライ洗浄作業を用いて洗浄が施された後に、アンダーバンプ冶金層429を形成する次のステップが施されてもよい。第1の障壁層427は、アンダーバンプ冶金層429とパッシベーション層425aおよび/または425bとの間に接着性を与え、アンダーバンプ冶金層429と配線層419との間に接着性を与え、アンダーバンプ冶金層429と基板421との間に信号の電気伝導性を与え、および/または、第1の金属層423aに対してエッチ選択性を与えるように選択されてもよい。したがって、第1の障壁層427は、金属層423aに著しくダメージを与えることなく、第1の金属層423aから除去されてもよい。
次いで、伝導性アンダーバンプ冶金層429は、基板421、第1の金属層423a、および配線層419とは反対の障壁層427上に形成されてもよい。さらに詳しく言えば、伝導性アンダーバンプ冶金層429は、銅(Cu)を含みうる。伝導性アンダーバンプ冶金層429上には、マスク層431(フォトレジストおよび/またはポリマーの層など)が形成されてもよく、配線層419からオフセットされたアンダーバンプ冶金層429の部分を露出するめっきテンプレートを与えるために、マスク層431に開口433が形成されてもよい。さらに詳しく言えば、マスク層431は、開口433を形成するために、フォトリソグラフィ技術を用いて選択的に露光および現像されたフォトレジスト層でありうる。
次いで、開口433によって露出された伝導性アンダーバンプ冶金層429の部分上に、(ニッケル層などの)第2の障壁層432および(錫ベースのはんだ、金、および/または銅などの)バンピング材料435が選択的に形成されてもよい。例えば、第2の障壁層432およびバンピング材料435は電気めっきされてもよく、アンダーバンプ冶金層429がめっき電極を与え、マスク431下の電流路を与える。代替として、めっき中にマスク下の電流路が不要なように、無電解めっきが使用されてもよい。他の堆積技術も使用してよい。
第2の障壁層432およびバンピング材料435を形成した後に、マスク431は、例えば、ドライおよび/またはウェットプロセス化学作用を用いて剥がすこともできる。図14に示すように、バンピング材料435および/または第2の障壁層432によって覆われていない伝導性アンダーバンプ冶金層429の部分が除去され得る。さらに詳しく言えば、伝導性アンダーバンプ冶金層429の部分が、優先的に第1の障壁層427に対して伝導性アンダーバンプ冶金層429除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層427は、アンダーバンプ冶金層429の部分を除去しながら、第1の金属層423aを保護してもよい。伝導性アンダーバンプ冶金層429が銅(Cu)からなり第1の障壁層427がチタン−タングステン(TiW)からなる場合には、第1の金属層423aを維持しながら、伝導性アンダーバンプ冶金層429を選択的に除去するために、水酸化アンモニウムが使用されてもよい。
次いで、バンピング材料435、第2の障壁層432、および/または、アンダーバンプ冶金層429の残りの部分によって覆われていない第1の障壁層427の部分が、優先的に第1の金属層423aに対して第1の障壁層427を除去するエッチ化学作用を用いて除去され得る。したがって、第1の障壁層427は、第1の金属層423aに著しいダメージを与えることなく除去されてもよい。第1の障壁層427がチタン−タングステン(TiW)からなり金属層423aがアルミニウム(Al)からなる場合には、第1の障壁層427の部分は、以下のものを含む混合物を用いて除去されてもよい。
過酸化水素−10〜20%
スルホサリチル酸−2〜30グラム/リットル
硫化カリウム−25〜200グラム/リットル
ベンゾトリゾール−1〜10グラム/リットル
補給水
温度:30〜70℃
pH<7
次いで、図14の構造は、第1の金属層423a(アルミニウム層など)が露出されたまま、バンピング材料435がボールを形成するように加熱され得る。例えば、錫ベースのはんだバンピング材料の場合、バンピング材料435は、バンピング材料435のボールを与えるために、溶かされ、リフロー処理され、および洗浄されてもよい。金バンピング材料の場合、バンピング材料435は、アニール処理されてもよい。代替として、バンピング材料435は、最初にボールを形成せずに融和性の基板に結合されてもよい。
したがって、バンピング材料435は、第1の金属層423aが露出されたまま、(別の集積回路半導体デバイスおよび/またはプリント回路基板などの)別の基板に電気的および/または機械的に連結されるようにするために用いることができる。したがって、第1の金属層423aは、バンピング材料435を形成した後、および/または、バンピング材料435を別の基板に結合した後に、焼成され、カットされ、プローブされ、および/または、ワイヤボンディングされてもよい。
図15〜図17は、本発明のさらなる実施形態による集積回路デバイスのアセンブリを示す。図15の集積回路デバイスは、基板621と、パッシベーション層625とを含んでもよく、パッシベーション層625には、各々が(アルミニウム層などの)それぞれの金属層623の部分を露出した複数の開口633がある。また、図15のデバイスは、それぞれの支持構造体651上に複数のバンプ635を含みうる。このようにして、図15の集積回路デバイスは、図1〜図4に対して、図5〜図8に対して、図9〜図12に対して、および/または図13〜図14に対して上述したように、本発明の実施形態により提供されてもよい。
各支持構造体651は、例えば、(TiW、TiN、および/またはそれらの組み合わせなどの)第1の障壁層と、(銅層などの)第1の障壁上のアンダーバンプ冶金層と、(ニッケル層などの)第2の障壁層の層とを含みうる。各バンプ635は、例えば、錫ベースのはんだバンプ、金バンプ、および/または、銅バンプでありうる。さらに、バンプ635の1つ以上は、例えば、図5〜図8に対して上述したように、基板621の入出力パッドとは反対の支持基板651上にあってもよい。代替として、バンプ635の1つ以上は、図9〜図12に対して、そして図13〜図14に対して上述したように、例えば、基板621のそれぞれの入出力パッドに電気的に接続され、そこからオフセットされてもよい。さらに、パッシベーション層625にある開口633を介して露出された金属層623の各々は、例えば、図1〜図4に対して、図5〜図8に対して、図9〜図12に対して、および/または、図13〜図14に対して上述したように与えられてもよい。パッシベーション層625は、例えば、(二酸化ケイ素および/または窒化ケイ素などの)無機材料、および/または、(ポリイミドなどの)有機材料を含みうる。
図16に示すように、基板711およびボンディングパッド715を含む第2の電子デバイスが、図15のデバイスとの連結用に提供されてもよい。図16のデバイスは、内部に電子回路を含む半導体集積回路デバイスであってもよい。さらに、ボンディングパッド715は、結合対象の図15のそれぞれのバンプ635に対応するものであってもよい。代替として、図15のバンプ635に加え、またはその代わりとして、ボンディングパッド715上にバンプが設けられてもよい。
図17に示すように、基板621および711が電気的および機械的に接続されるように、それぞれのバンプ635に、基板711のボンディングパッド715が結合されてもよい。さらに、(アルミニウム層などの)金属層623は、バンプ635を設けてバンプ635を用いて基板711を結合した後に露出されてもよい。このようにして、金属層623は、バンプ635を形成した後、および/または、バンプ635を第2の基板711に結合した後に、例えば、焼成され、カットされ、プローブされ、および/または、ワイヤボンディングされてもよい。金属層633の1つ以上は、例えば、レーザを用いて焼成されてもよく、および/または、機械的にカットされて、基板621内の冗長および/または故障回路の連結および/または分断を与えてもよい。代替として、金属層635の1つ以上は、基板612内の回路をテストするようにプローブされてもよい。別の代替として、金属層635の1つ以上は、基板621内の回路と別の電子基板および/またはデバイスとの間を電気的に連結するためにワイヤボンドを受け入れてもよい。
図面および本明細書では、本発明の典型的な好ましい実施形態を開示しており、特定の用語が用いられているが、それらの用語は、総称的で説明的な意味のみで使用されており、限定するために使用されているわけではなく、本発明の範囲は特許請求の範囲に示される。
本発明の第1の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第1の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第1の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第1の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第2の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第2の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第2の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第2の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第3の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第3の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第3の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第3の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第4の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の第4の実施形態による中間作製ステップ中の集積回路デバイスを示す断面図である。 本発明の実施形態による電気デバイスのアセンブリを示す斜視図である。 本発明の実施形態による電気デバイスのアセンブリを示す斜視図である。 本発明の実施形態による電気デバイスのアセンブリを示す斜視図である。

Claims (49)

  1. 金属層を含む基板上に障壁層を形成するステップと、
    前記障壁層上に伝導性バンプを形成するステップであって、前記障壁層が該伝導性バンプと前記基板との間にあり、該伝導性バンプが前記金属層からオフセットされるステップと、
    前記伝導性バンプを形成した後に、前記障壁層の少なくともいくらかを前記金属層から除去することによって、前記伝導性バンプと前記基板との間に前記障壁層の一部分を維持しながら、前記金属層を露出するステップと
    を含んでなる、上部に金属層を含む基板をバンピングする方法。
  2. 前記基板が集積回路基板を含む請求項1に記載の方法。
  3. 前記金属層がアルミニウム層を含む請求項1に記載の方法。
  4. 前記障壁層がチタンタングステン層を含む請求項1に記載の方法。
  5. 前記金属層と前記障壁層と前記伝導性バンプとの全てが異なる材料を含む請求項1に記載の方法。
  6. 前記伝導性バンプを形成するステップの前に、前記障壁層上に伝導性アンダーバンプ冶金層を形成するステップと、
    前記障壁層を除去する前に、前記伝導性バンプと前記基板との間に前記伝導性アンダーバンプ冶金層の一部分を維持しながら、前記金属層とは反対の前記障壁層から前記伝導性アンダーバンプ冶金層を除去するステップと
    をさらに含む請求項1に記載の方法。
  7. 前記伝導性アンダーバンプ冶金層が銅を含む請求項6に記載の方法。
  8. 前記伝導性アンダーバンプ冶金層および前記障壁層が異なる材料を含む請求項6に記載の方法。
  9. 前記伝導性バンプを形成するステップの前に、前記アンダーバンプ冶金層上に第2の障壁層を形成するステップをさらに含み、前記第2の障壁層および前記アンダーバンプ冶金層が異なる材料を含み、前記第2の障壁層が前記伝導性バンプと前記伝導性アンダーバンプ冶金層との間にある請求項6に記載の方法。
  10. 前記第2の障壁層がニッケルを含む請求項9に記載の方法。
  11. 前記アンダーバンプ冶金層が銅を含む請求項10に記載の方法。
  12. 前記第2の障壁層を形成するステップが、前記アンダーバンプ冶金層の一部分上に前記第2の障壁層を選択的に形成するステップを含み、前記第2の障壁層が前記金属層からオフセットされる請求項9に記載の方法。
  13. 前記伝導性バンプを形成するステップが、前記金属層からオフセットされた前記第2の障壁層上に前記伝導性バンプを選択的に形成するステップを含む請求項12に記載の方法。
  14. 前記第2の障壁層を形成し、前記伝導性バンプを選択的に形成するステップが、同一のマスクを用いて、前記第2の障壁層および前記伝導性バンプを選択的に形成するステップを含む請求項13に記載の方法。
  15. 前記伝導性バンプが、はんだ、金、および/または、銅の少なくとも1つを含む請求項1に記載の方法。
  16. 前記伝導性バンプを形成するステップが、前記金属層からオフセットされた前記障壁層上に前記バンプを選択的にめっきするステップを含む請求項1に記載の方法。
  17. 前記集積回路基板が上部に入出力パッドを含み、前記障壁層が前記金属層および前記入出力パッドを含む前記基板上に形成され、前記伝導性バンプが前記入出力パッドの反対の前記障壁層上に形成される請求項1に記載の方法。
  18. 前記金属層および前記バンプパッドの両方がアルミニウムを含む請求項17に記載の方法。
  19. 前記基板が上部に入出力パッドを含み、前記障壁層が前記金属層および前記入出力パッドを含む前記基板上に形成され、前記金属層から前記障壁層を除去した後に、前記伝導性バンプが前記入出力パッドに電気的に連結される請求項1に記載の方法。
  20. 前記金属層および前記入出力パッドの両方がアルミニウムを含む請求項19に記載の方法。
  21. 前記伝導性バンプが前記入出力パッドとは反対の前記障壁層上に形成される請求項19に記載の方法。
  22. 前記伝導性バンプが前記入出力パッドからオフセットされる請求項19に記載の方法。
  23. 前記金属層から前記障壁層を除去した後に、前記伝導性バンプに第2の基板を結合するステップをさらに含む請求項1に記載の方法。
  24. 上部に露出された金属層を含む基板と、
    該露出された金属層からオフセットされた前記基板上にある障壁層と、
    該障壁層上にある伝導性バンプであって、前記障壁層が前記伝導性バンプと前記基板との間にあり、前記伝導性バンプが前記金属層からオフセットされ、前記障壁層と前記伝導性バンプと前記金属層との全てが異なる伝導性材料を含むものである伝導性バンプと
    を含んでなる電子デバイス。
  25. 前記電子デバイスが集積回路デバイスを含み、前記基板が集積回路基板を含む請求項24に記載の電子デバイス。
  26. 前記障壁層がチタンタングステンを含む請求項24に記載の電子デバイス。
  27. 前記露出された金属層がアルミニウムを含む請求項25に記載の電子デバイス。
  28. 前記伝導性バンプが、はんだ、金、および/または、銅の少なくとも1つを含む請求項25に記載の電子デバイス。
  29. 前記障壁層と前記伝導性バンプとの間に、伝導性アンダーバンプ冶金層をさらに含む請求項24に記載の電子デバイス。
  30. 前記伝導性バンプに結合された第2の基板をさらに含む請求項24に記載の電子デバイス。
  31. 前記集積回路基板上に入出力パッドをさらに含み、前記障壁層および前記伝導性バンプが前記入出力パッドに電気的に接続される請求項24に記載の電子デバイス。
  32. 前記入出力パッドおよび前記金属層の各々がアルミニウムを含む請求項31に記載の電子デバイス。
  33. 前記伝導性バンプが、前記入出力パッドとは反対の前記障壁層上にある請求項31に記載の電子デバイス。
  34. 前記伝導性バンプが、前記入出力パッドからオフセットされている請求項31に記載の電子デバイス。
  35. 前記障壁層と前記伝導性バンプとの間にアンダーバンプ冶金層をさらに含み、前記アンダーバンプ冶金層および前記障壁層が異なる材料を含む請求項25に記載の電子デバイス。
  36. 露出された金属層からオフセットされた基板上に障壁層を形成するステップと、
    該障壁層上に伝導性バンプを形成するステップであって、該障壁層が該伝導性バンプと前記基板との間にあり、該伝導性バンプが前記金属層からオフセットされ、該障壁層と該伝導性バンプと前記金属層との全てが異なる伝導性材料を含むものであるステップと
    を含んでなる、上部に露出された金属層を含む基板を含む電子デバイスをバンピングする方法。
  37. 前記電子デバイスが集積回路デバイスを含み、前記基板が集積回路基板を含む請求項36に記載の方法。
  38. 前記障壁層がチタンタングステンを含む請求項36に記載の方法。
  39. 前記露出された金属層がアルミニウムを含む請求項38に記載の方法。
  40. 前記伝導性バンプが、はんだ、金、および/または、銅の少なくとも1つを含む請求項38に記載の方法。
  41. 前記障壁層と前記伝導性バンプとの間に伝導性アンダーバンプ冶金層を形成するステップをさらに含む請求項36に記載の方法。
  42. 前記伝導性バンプに結合された第2の基板を結合するステップをさらに含む請求項36に記載の方法。
  43. 前記集積回路基板が上部に入出力パッドを含み、前記障壁層および前記伝導性バンプが前記入出力パッドに電気的に接続される請求項36に記載の方法。
  44. 前記入出力パッドおよび前記金属層の各々がアルミニウムを含む請求項43に記載の方法。
  45. 前記伝導性バンプが前記入出力パッドとは反対の前記障壁層にある請求項43に記載の方法。
  46. 前記伝導性バンプが前記入出力パッドからオフセットされる請求項43に記載の方法。
  47. 前記障壁層と前記伝導性バンプとの間にアンダーバンプ冶金層をさらに含み、前記アンダーバンプ冶金層および前記障壁層が異なる材料を含む請求項36に記載の方法。
  48. 金属層を含む基板上に障壁層を形成するステップと、
    該障壁層上に伝導性バンプを形成するステップであって、該障壁層が該伝導性バンプと前記基板との間にあり、該伝導性バンプが前記金属層から横方向にオフセットされているステップと、
    前記伝導性バンプを形成した後に、前記金属層から前記障壁層を除去することによって、前記伝導性バンプと前記基板との間に前記障壁層の一部分を維持しながら、前記金属層を露出するステップと
    を含んでなる、上部に金属層を含む集積回路基板をバンピングする方法。
  49. 集積回路基板と、
    該集積回路基板上にある露出された金属層と、
    該露出された金属層から横方向にオフセットされた前記集積回路基板上にある障壁層と、
    該障壁層上にある伝導性バンプであって、該障壁層が該伝導性バンプと前記基板との間にあり、前記伝導性バンプが前記金属層から離れている伝導性バンプと
    を含んでなる集積回路デバイス。
JP2006503894A 2003-02-18 2004-02-17 集積回路基板および関連する構造の選択的バンピング方法 Pending JP2006518115A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US44809603P 2003-02-18 2003-02-18
PCT/US2004/005818 WO2004075265A2 (en) 2003-02-18 2004-02-17 Methods for selectively bumping integrated circuit substrates and related structures

Publications (1)

Publication Number Publication Date
JP2006518115A true JP2006518115A (ja) 2006-08-03

Family

ID=32908533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006503894A Pending JP2006518115A (ja) 2003-02-18 2004-02-17 集積回路基板および関連する構造の選択的バンピング方法

Country Status (7)

Country Link
US (2) US7081404B2 (ja)
EP (1) EP1595283A2 (ja)
JP (1) JP2006518115A (ja)
KR (1) KR20050105223A (ja)
CN (1) CN1784775A (ja)
TW (2) TWI225899B (ja)
WO (1) WO2004075265A2 (ja)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7244671B2 (en) * 2003-07-25 2007-07-17 Unitive International Limited Methods of forming conductive structures including titanium-tungsten base layers and related structures
TWI223425B (en) * 2003-09-23 2004-11-01 Advanced Semiconductor Eng Method for mounting passive component on wafer
WO2005034597A1 (ja) * 2003-10-03 2005-04-14 Shinko Electric Industries Co., Ltd. 配線基板のパッド構造及び配線基板
US20050085062A1 (en) * 2003-10-15 2005-04-21 Semitool, Inc. Processes and tools for forming lead-free alloy solder precursors
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
US7005370B2 (en) * 2004-05-13 2006-02-28 St Assembly Test Services Ltd. Method of manufacturing different bond pads on the same substrate of an integrated circuit package
JP2005350911A (ja) 2004-06-09 2005-12-22 Komatsu Ltd 作業車両
DE102004047730B4 (de) * 2004-09-30 2017-06-22 Advanced Micro Devices, Inc. Ein Verfahren zum Dünnen von Halbleitersubstraten zur Herstellung von dünnen Halbleiterplättchen
US7410824B2 (en) * 2004-12-09 2008-08-12 Stats Chippac Ltd. Method for solder bumping, and solder-bumping structures produced thereby
US20060147683A1 (en) * 2004-12-30 2006-07-06 Harima Chemicals, Inc. Flux for soldering and circuit board
US7241678B2 (en) 2005-01-06 2007-07-10 United Microelectronics Corp. Integrated die bumping process
US7381634B2 (en) * 2005-04-13 2008-06-03 Stats Chippac Ltd. Integrated circuit system for bonding
DE102005035772A1 (de) * 2005-07-29 2007-02-01 Advanced Micro Devices, Inc., Sunnyvale Technik zum effizienten Strukturieren einer Höckerunterseitenmetallisierungsschicht unter Anwendung eines Trockenätzprozesses
US7705385B2 (en) * 2005-09-12 2010-04-27 International Business Machines Corporation Selective deposition of germanium spacers on nitride
KR100742376B1 (ko) * 2005-09-30 2007-07-24 삼성에스디아이 주식회사 패드부 및 그 제조 방법
TW200733270A (en) * 2005-10-19 2007-09-01 Koninkl Philips Electronics Nv Redistribution layer for wafer-level chip scale package and method therefor
JP2007115957A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置及びその製造方法
JP2007115958A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
US8076779B2 (en) * 2005-11-08 2011-12-13 Lsi Corporation Reduction of macro level stresses in copper/low-K wafers
US7378339B2 (en) * 2006-03-30 2008-05-27 Freescale Semiconductor, Inc. Barrier for use in 3-D integration of circuits
US7682961B2 (en) 2006-06-08 2010-03-23 International Business Machines Corporation Methods of forming solder connections and structure thereof
US8440272B2 (en) * 2006-12-04 2013-05-14 Megica Corporation Method for forming post passivation Au layer with clean surface
US8124490B2 (en) * 2006-12-21 2012-02-28 Stats Chippac, Ltd. Semiconductor device and method of forming passive devices
CN101226889B (zh) * 2007-01-15 2010-05-19 百慕达南茂科技股份有限公司 重配置线路结构及其制造方法
TWI337386B (en) * 2007-02-16 2011-02-11 Chipmos Technologies Inc Semiconductor device and method for forming packaging conductive structure of the semiconductor device
US7682959B2 (en) 2007-03-21 2010-03-23 Stats Chippac, Ltd. Method of forming solder bump on high topography plated Cu
JP5113177B2 (ja) * 2007-09-04 2013-01-09 京セラ株式会社 半導体素子およびその製造方法、ならびにその半導体素子を実装する実装構造体
US8293587B2 (en) * 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
US7935408B2 (en) * 2007-10-26 2011-05-03 International Business Machines Corporation Substrate anchor structure and method
DE102007057689A1 (de) * 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Chipgebiet, das für eine aluminiumfreie Lothöckerverbindung gestaltet ist, und eine Teststruktur, die für eine aluminiumfreie Drahtverbindung gestaltet ist
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials
DE102008026839A1 (de) * 2007-12-20 2009-07-02 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Bauelements in Dünnschichttechnik
KR101479512B1 (ko) 2008-01-22 2015-01-08 삼성전자주식회사 반도체 패키지의 제조방법
FR2931586B1 (fr) * 2008-05-22 2010-08-13 St Microelectronics Grenoble Procede de fabrication et de test d'un circuit electronique integre
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
TWI478303B (zh) 2010-09-27 2015-03-21 Advanced Semiconductor Eng 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構
US8492892B2 (en) * 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US9905524B2 (en) * 2011-07-29 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures in semiconductor device and packaging assembly
JP5962522B2 (ja) * 2012-03-22 2016-08-03 日亜化学工業株式会社 半導体レーザ装置
US8710656B2 (en) 2012-07-20 2014-04-29 International Business Machines Corporation Redistribution layer (RDL) with variable offset bumps
US9706655B2 (en) * 2013-07-09 2017-07-11 Oleson Convergent Solutions Llc Packaging for high power integrated circuits and infrared emitter arrays
US10236265B2 (en) 2014-07-28 2019-03-19 Infineon Technologies Ag Semiconductor chip and method for forming a chip pad
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9786620B2 (en) * 2015-07-27 2017-10-10 Infineon Technolgies Ag Semiconductor device and a method for manufacturing a semiconductor device
DE102016104788B4 (de) * 2016-03-15 2019-06-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Metalladhäsions- und Barrierestruktur und Verfahren zum Herstellen einer Halbleitervorrichtung
US9799618B1 (en) * 2016-10-12 2017-10-24 International Business Machines Corporation Mixed UBM and mixed pitch on a single die
US10515874B2 (en) 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN108710011A (zh) * 2018-08-02 2018-10-26 上海泽丰半导体科技有限公司 一种探针卡
US11508704B2 (en) * 2019-12-17 2022-11-22 Seoul Viosys Co., Ltd. Method of repairing light emitting device and display panel having repaired light emitting device
US11545453B2 (en) * 2021-04-19 2023-01-03 Nanya Technology Corporation Semiconductor device with barrier layer and method for fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494131A (ja) * 1990-08-10 1992-03-26 Fuji Xerox Co Ltd 半導体装置のバンプ構造体の形成方法
JPH05129305A (ja) * 1991-11-08 1993-05-25 Fuji Electric Co Ltd 集積回路装置用バンプ電極
JPH07201865A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置
JP2001118994A (ja) * 1999-10-20 2001-04-27 Matsushita Electronics Industry Corp 半導体装置
WO2001035462A1 (en) * 1999-11-05 2001-05-17 Atmel Corporation Metal redistribution layer having solderable pads and wire bondable pads

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2739053A (en) * 1951-05-07 1956-03-20 Monsanto Chemicals Dust-free herbicidal composition and method of making same
US3259814A (en) * 1955-05-20 1966-07-05 Rca Corp Power semiconductor assembly including heat dispersing means
DE1182353C2 (de) * 1961-03-29 1973-01-11 Siemens Ag Verfahren zum Herstellen eines Halbleiter-bauelements, wie Halbleiterstromtor oder Flaechentransistor, mit einer hochohmigen n-Zone zwischen zwei p-Zonen im Halbleiter-koerper
US3105869A (en) 1962-03-23 1963-10-01 Hughes Aircraft Co Electrical connection of microminiature circuit wafers
US3244947A (en) * 1962-06-15 1966-04-05 Slater Electric Inc Semi-conductor diode and manufacture thereof
US3274458A (en) 1964-04-02 1966-09-20 Int Rectifier Corp Extremely high voltage silicon device
US3458925A (en) 1966-01-20 1969-08-05 Ibm Method of forming solder mounds on substrates
DE1614928A1 (de) * 1966-07-19 1970-12-23 Solitron Devices Verfahren zur Kontaktierung von Halbleiter-Bauelementen
GB1134998A (en) * 1967-04-04 1968-11-27 Marconi Co Ltd Improvements in or relating to insulated gate field effect transistors
US3461357A (en) 1967-09-15 1969-08-12 Ibm Multilevel terminal metallurgy for semiconductor devices
FR1580815A (ja) * 1967-10-27 1969-09-12
NL159822B (nl) * 1969-01-02 1979-03-15 Philips Nv Halfgeleiderinrichting.
US3871015A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform connector joints
US3625837A (en) 1969-09-18 1971-12-07 Singer Co Electroplating solder-bump connectors on microcircuits
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
DE2044494B2 (de) 1970-09-08 1972-01-13 Siemens AG, 1000 Berlin u 8000 München Anschlussflaechen zum anloeten von halbleiterbausteinen in flip chip technik
US3760238A (en) 1972-02-28 1973-09-18 Microsystems Int Ltd Fabrication of beam leads
JPS49135749U (ja) 1973-03-24 1974-11-21
US4113578A (en) 1973-05-31 1978-09-12 Honeywell Inc. Microcircuit device metallization
US3839727A (en) 1973-06-25 1974-10-01 Ibm Semiconductor chip to substrate solder bond using a locally dispersed, ternary intermetallic compound
US3897871A (en) 1973-07-26 1975-08-05 Lilly Co Eli Print album storage case insert
US3959577A (en) * 1974-06-10 1976-05-25 Westinghouse Electric Corporation Hermetic seals for insulating-casing structures
US4113587A (en) 1974-08-05 1978-09-12 Agency Of Industrial Science And Technology Method for electrochemical machining
US3986255A (en) 1974-11-29 1976-10-19 Itek Corporation Process for electrically interconnecting chips with substrates employing gold alloy bumps and magnetic materials therein
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US3993123A (en) 1975-10-28 1976-11-23 International Business Machines Corporation Gas encapsulated cooling module
US4257905A (en) * 1977-09-06 1981-03-24 The United States Of America As Represented By The United States Department Of Energy Gaseous insulators for high voltage electrical equipment
JPS5459080A (en) * 1977-10-19 1979-05-12 Nec Corp Semiconductor device
US4168480A (en) 1978-02-13 1979-09-18 Torr Laboratories, Inc. Relay assembly
US4266282A (en) 1979-03-12 1981-05-05 International Business Machines Corporation Vertical semiconductor integrated circuit chip packaging
US4268282A (en) * 1979-11-19 1981-05-19 Riverwood Enterprises & Manufacturing, Ltd. Work bench with self-contained air cleaner
US4273859A (en) * 1979-12-31 1981-06-16 Honeywell Information Systems Inc. Method of forming solder bump terminals on semiconductor elements
US4473263A (en) 1981-01-21 1984-09-25 Sunstein Drew E Circuit board mounting device and associated components
US4382517A (en) * 1981-02-20 1983-05-10 Metropolitan Wire Corporation Panels for holding printed circuit boards
US4505029A (en) * 1981-03-23 1985-03-19 General Electric Company Semiconductor device with built-up low resistance contact
US4449580A (en) * 1981-06-30 1984-05-22 International Business Machines Corporation Vertical wall elevated pressure heat dissipation system
JPS58146827A (ja) * 1982-02-25 1983-09-01 Fuji Electric Co Ltd 半導体式圧力センサ
CH664040A5 (de) * 1982-07-19 1988-01-29 Bbc Brown Boveri & Cie Druckgasisolierter stromwandler.
JPS602011A (ja) * 1983-06-14 1985-01-08 三菱電機株式会社 ガス絶縁電気装置
US4532576A (en) * 1983-08-29 1985-07-30 Gte Automatic Electric Incorporated Printed wiring board file and method of utilizing the same
US4545610A (en) 1983-11-25 1985-10-08 International Business Machines Corporation Method for forming elongated solder connections between a semiconductor device and a supporting substrate
JPS6187396A (ja) * 1984-10-05 1986-05-02 株式会社日立製作所 電子回路装置とその製造方法
US4661375A (en) * 1985-04-22 1987-04-28 At&T Technologies, Inc. Method for increasing the height of solder bumps
DE3685647T2 (de) * 1985-07-16 1993-01-07 Nippon Telegraph & Telephone Verbindungskontakte zwischen substraten und verfahren zur herstellung derselben.
FR2588121B1 (fr) * 1985-10-02 1990-02-23 Bull Sa Procede et dispositif de soudage d'elements sur les plots correspondants d'une plaquette telle que notamment une plaquette de circuits integres de haute densite
US4657146A (en) * 1985-11-06 1987-04-14 Richard Walters Adjustable printed circuit board rack for supporting printed circuit boards in a horizontal or a vertical position
US4878611A (en) 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US4763829A (en) 1986-06-04 1988-08-16 American Telephone And Telegraph Company, At&T Bell Laboratories Soldering of electronic components
DE3684602D1 (de) * 1986-10-08 1992-04-30 Ibm Verfahren zum herstellen von loetkontakten fuer ein keramisches modul ohne steckerstifte.
US4752027A (en) * 1987-02-20 1988-06-21 Hewlett-Packard Company Method and apparatus for solder bumping of printed circuit boards
JP2544396B2 (ja) * 1987-08-25 1996-10-16 株式会社日立製作所 半導体集積回路装置の製造方法
JPS6461934A (en) 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
US4855809A (en) 1987-11-24 1989-08-08 Texas Instruments Incorporated Orthogonal chip mount system module and method
US4897508A (en) * 1988-02-10 1990-01-30 Olin Corporation Metal electronic package
JPH01214141A (ja) 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
US5227664A (en) * 1988-02-26 1993-07-13 Hitachi, Ltd. Semiconductor device having particular mounting arrangement
WO1989008926A1 (en) * 1988-03-16 1989-09-21 Plessey Overseas Limited Vernier structure for flip chip bonded devices
US4817850A (en) * 1988-03-28 1989-04-04 Hughes Aircraft Company Repairable flip-chip bumping
US4840302A (en) * 1988-04-15 1989-06-20 International Business Machines Corporation Chromium-titanium alloy
US4893403A (en) * 1988-04-15 1990-01-16 Hewlett-Packard Company Chip alignment method
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
US4950623A (en) 1988-08-02 1990-08-21 Microelectronics Center Of North Carolina Method of building solder bumps
CA2002213C (en) * 1988-11-10 1999-03-30 Iwona Turlik High performance integrated circuit chip package and method of making same
US5024372A (en) * 1989-01-03 1991-06-18 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
US4940181A (en) * 1989-04-06 1990-07-10 Motorola, Inc. Pad grid array for receiving a solder bumped chip carrier
US4962058A (en) 1989-04-14 1990-10-09 International Business Machines Corporation Process for fabricating multi-level integrated circuit wiring structure from a single metal deposit
US5048747A (en) 1989-06-27 1991-09-17 At&T Bell Laboratories Solder assembly of components
JPH0357230A (ja) 1989-07-25 1991-03-12 Mitsubishi Electric Corp 半導体基板と支持板とのロウ付け方法
US5135155A (en) 1989-08-25 1992-08-04 International Business Machines Corporation Thermocompression bonding in integrated circuit packaging
US5216280A (en) * 1989-12-02 1993-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads at periphery of semiconductor chip
US5019943A (en) * 1990-02-14 1991-05-28 Unisys Corporation High density chip stack having a zigzag-shaped face which accommodates connections between chips
US5251806A (en) 1990-06-19 1993-10-12 International Business Machines Corporation Method of forming dual height solder interconnections
US5130779A (en) * 1990-06-19 1992-07-14 International Business Machines Corporation Solder mass having conductive encapsulating arrangement
FR2663784B1 (fr) 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
US5130275A (en) * 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
US5147084A (en) 1990-07-18 1992-09-15 International Business Machines Corporation Interconnection structure and test method
JPH04155835A (ja) 1990-10-18 1992-05-28 Mitsubishi Electric Corp 集積回路装置の製造方法
US5154341A (en) 1990-12-06 1992-10-13 Motorola Inc. Noncollapsing multisolder interconnection
US5113314A (en) * 1991-01-24 1992-05-12 Hewlett-Packard Company High-speed, high-density chip mounting
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5152451A (en) 1991-04-01 1992-10-06 Motorola, Inc. Controlled solder oxidation process
US5211807A (en) * 1991-07-02 1993-05-18 Microelectronics Computer & Technology Titanium-tungsten etching solutions
FR2678773B1 (fr) 1991-07-05 1997-03-14 Thomson Csf Procede de cablage entre des sorties de boitier et des elements d'hybride.
US5160409A (en) 1991-08-05 1992-11-03 Motorola, Inc. Solder plate reflow method for forming a solder bump on a circuit trace intersection
US5194137A (en) * 1991-08-05 1993-03-16 Motorola Inc. Solder plate reflow method for forming solder-bumped terminals
CA2050174A1 (en) 1991-08-28 1993-03-01 Dwight Chizen Storage rack for cassettes and compact discs
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
US5239447A (en) 1991-09-13 1993-08-24 International Business Machines Corporation Stepped electronic device package
US5372295A (en) * 1991-10-04 1994-12-13 Ryoden Semiconductor System Engineering Corporation Solder material, junctioning method, junction material, and semiconductor device
JP2575566B2 (ja) * 1992-01-24 1997-01-29 株式会社東芝 半導体装置
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
US5289925A (en) * 1992-03-16 1994-03-01 Martin Newmark Organizational display for compact disc jewel boxes
JP3332456B2 (ja) * 1992-03-24 2002-10-07 株式会社東芝 半導体装置の製造方法及び半導体装置
US5281684A (en) * 1992-04-30 1994-01-25 Motorola, Inc. Solder bumping of integrated circuit die
US5744382A (en) * 1992-05-13 1998-04-28 Matsushita Electric Industrial Co., Ltd. Method of packaging electronic chip component and method of bonding of electrode thereof
WO1993023873A1 (en) * 1992-05-15 1993-11-25 Irvine Sensors Corporation Non-conductive end layer for integrated stack of ic chips
JP2718854B2 (ja) * 1992-06-10 1998-02-25 株式会社東芝 半導体装置
US5234149A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5406701A (en) * 1992-10-02 1995-04-18 Irvine Sensors Corporation Fabrication of dense parallel solder bump connections
US5739053A (en) * 1992-10-27 1998-04-14 Matsushita Electric Industrial Co., Ltd. Process for bonding a semiconductor to a circuit substrate including a solder bump transferring step
US5327327A (en) * 1992-10-30 1994-07-05 Texas Instruments Incorporated Three dimensional assembly of integrated circuit chips
US5859470A (en) * 1992-11-12 1999-01-12 International Business Machines Corporation Interconnection of a carrier substrate and a semiconductor device
US5347428A (en) 1992-12-03 1994-09-13 Irvine Sensors Corporation Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip
US5479042A (en) * 1993-02-01 1995-12-26 Brooktree Corporation Micromachined relay and method of forming the relay
DE69426695T2 (de) 1993-04-23 2001-08-09 Irvine Sensors Corp Elektronisches modul mit einem stapel von ic-chips
FR2705832B1 (fr) * 1993-05-28 1995-06-30 Commissariat Energie Atomique Procédé de réalisation d'un cordon d'étanchéité et de tenue mécanique entre un substrat et une puce hybridée par billes sur le substrat.
US5391514A (en) * 1994-04-19 1995-02-21 International Business Machines Corporation Low temperature ternary C4 flip chip bonding method
US5492235A (en) * 1995-12-18 1996-02-20 Intel Corporation Process for single mask C4 solder bump fabrication
DE4442960C1 (de) * 1994-12-02 1995-12-21 Fraunhofer Ges Forschung Lothöcker für die Flip-Chip-Montage und Verfahren zu dessen Herstellung
ATE210895T1 (de) * 1995-03-20 2001-12-15 Unitive Int Ltd Löthöcker-herstellungsverfahren und strukturen mit einer titan-sperrschicht
US6388203B1 (en) * 1995-04-04 2002-05-14 Unitive International Limited Controlled-shaped solder reservoirs for increasing the volume of solder bumps, and structures formed thereby
ATE240586T1 (de) * 1995-04-05 2003-05-15 Unitive Int Ltd Eine löthöckerstruktur für ein mikroelektronisches substrat
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
US6224690B1 (en) * 1995-12-22 2001-05-01 International Business Machines Corporation Flip-Chip interconnections using lead-free solders
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5751556A (en) * 1996-03-29 1998-05-12 Intel Corporation Method and apparatus for reducing warpage of an assembly substrate
FI962277A0 (fi) * 1996-05-31 1996-05-31 Elcoteq Network Oy Loed- eller tennknoelstruktur foer oinkapslade mikrokretsar
US6027957A (en) * 1996-06-27 2000-02-22 University Of Maryland Controlled solder interdiffusion for high power semiconductor laser diode die bonding
US5759437A (en) * 1996-10-31 1998-06-02 International Business Machines Corporation Etching of Ti-W for C4 rework
US5902686A (en) * 1996-11-21 1999-05-11 Mcnc Methods for forming an intermetallic region between a solder bump and an under bump metallurgy layer and related structures
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US6208018B1 (en) * 1997-05-29 2001-03-27 Micron Technology, Inc. Piggyback multiple dice assembly
US5891756A (en) * 1997-06-27 1999-04-06 Delco Electronics Corporation Process for converting a wire bond pad to a flip chip solder bump pad and pad formed thereby
JP3022819B2 (ja) * 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
US5898574A (en) * 1997-09-02 1999-04-27 Tan; Wiling Self aligning electrical component
US6015505A (en) * 1997-10-30 2000-01-18 International Business Machines Corporation Process improvements for titanium-tungsten etching in the presence of electroplated C4's
US5886393A (en) * 1997-11-07 1999-03-23 National Semiconductor Corporation Bonding wire inductor for use in an integrated circuit package and method
JP3718039B2 (ja) * 1997-12-17 2005-11-16 株式会社日立製作所 半導体装置およびそれを用いた電子装置
US6436816B1 (en) * 1998-07-31 2002-08-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
US6221682B1 (en) * 1999-05-28 2001-04-24 Lockheed Martin Corporation Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects
US6380555B1 (en) * 1999-12-24 2002-04-30 Micron Technology, Inc. Bumped semiconductor component having test pads, and method and system for testing bumped semiconductor components
US6231743B1 (en) * 2000-01-03 2001-05-15 Motorola, Inc. Method for forming a semiconductor device
US6346469B1 (en) * 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
US6335104B1 (en) * 2000-02-22 2002-01-01 International Business Machines Corporation Method for preparing a conductive pad for electrical connection and conductive pad formed
US6521996B1 (en) * 2000-06-30 2003-02-18 Intel Corporation Ball limiting metallurgy for input/outputs and methods of fabrication
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US20020056742A1 (en) * 2000-11-10 2002-05-16 Rinne Glenn A. Methods and systems for attaching substrates to one another using solder structures having portions with different melting points
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
US6667195B2 (en) * 2001-08-06 2003-12-23 United Microelectronics Corp. Laser repair operation
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
US20030107137A1 (en) * 2001-09-24 2003-06-12 Stierman Roger J. Micromechanical device contact terminals free of particle generation
US6762122B2 (en) * 2001-09-27 2004-07-13 Unitivie International Limited Methods of forming metallurgy structures for wire and solder bonding
US6749760B2 (en) * 2001-10-26 2004-06-15 Intel Corporation Etchant formulation for selectively removing thin films in the presence of copper, tin, and lead
US6743660B2 (en) * 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
EP1351298B1 (de) * 2002-03-28 2007-12-26 Infineon Technologies AG Method for producing a semiconductor wafer
US6960828B2 (en) * 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494131A (ja) * 1990-08-10 1992-03-26 Fuji Xerox Co Ltd 半導体装置のバンプ構造体の形成方法
JPH05129305A (ja) * 1991-11-08 1993-05-25 Fuji Electric Co Ltd 集積回路装置用バンプ電極
JPH07201865A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置
JP2001118994A (ja) * 1999-10-20 2001-04-27 Matsushita Electronics Industry Corp 半導体装置
WO2001035462A1 (en) * 1999-11-05 2001-05-17 Atmel Corporation Metal redistribution layer having solderable pads and wire bondable pads
JP2003514380A (ja) * 1999-11-05 2003-04-15 アトメル・コーポレイション はんだ付けが可能なパッドおよびワイヤボンディングが可能なパッドを有する金属再配置層

Also Published As

Publication number Publication date
US20060231951A1 (en) 2006-10-19
KR20050105223A (ko) 2005-11-03
US7081404B2 (en) 2006-07-25
US20040209406A1 (en) 2004-10-21
WO2004075265A3 (en) 2004-11-04
EP1595283A2 (en) 2005-11-16
CN1784775A (zh) 2006-06-07
TW200416305A (en) 2004-09-01
TWI225899B (en) 2005-01-01
US7579694B2 (en) 2009-08-25
TW200507120A (en) 2005-02-16
WO2004075265A2 (en) 2004-09-02

Similar Documents

Publication Publication Date Title
US7579694B2 (en) Electronic devices including offset conductive bumps
US7665652B2 (en) Electronic devices including metallurgy structures for wire and solder bonding
US6415974B2 (en) Structure of solder bumps with improved coplanarity and method of forming solder bumps with improved coplanarity
US8481418B2 (en) Low fabrication cost, high performance, high reliability chip scale package
US6621164B2 (en) Chip size package having concave pattern in the bump pad area of redistribution patterns and method for manufacturing the same
US7338890B2 (en) Low fabrication cost, high performance, high reliability chip scale package
US6818545B2 (en) Low fabrication cost, fine pitch and high reliability solder bump
US6960828B2 (en) Electronic structures including conductive shunt layers
KR101106832B1 (ko) 스트레인 완화 범프 설계를 구비한 반도체 장치
US7906425B2 (en) Fluxless bumping process
US20080050905A1 (en) Method of manufacturing semiconductor device
JP2004533711A (ja) 入出力サイトのための共通ボール制限金属
TW201138042A (en) Integrated circuit devices and packaging assembly
US20080230877A1 (en) Semiconductor package having wire redistribution layer and method of fabricating the same
JP2004501504A (ja) 相互接続構造を形成するための方法及び装置
WO2007064073A1 (en) Bump with multiple vias for semiconductor package, method of fabrication method thereof, and semiconductor package using the same
US20050026416A1 (en) Encapsulated pin structure for improved reliability of wafer
US11217550B2 (en) Chip package assembly with enhanced interconnects and method for fabricating the same
US7129581B2 (en) Semiconductor device, method of manufacturing thereof, circuit board and electronic apparatus

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060927

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100205

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100803