JP2718854B2 - 半導体装置 - Google Patents
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Description
【0001】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に電極パッドの近傍にクラックが発生することを
防止できる半導体装置に関する。
り、特に電極パッドの近傍にクラックが発生することを
防止できる半導体装置に関する。
【0002】
【従来の技術】図6は、従来の半導体装置を示す平面図
である。半導体基板11の上には能動素子領域12およ
び複数の電極パッド13が設けられている。これら電極
パッド13は前記能動素子領域12の周囲近傍に位置し
ており、各電極パッド13はそれぞれ信号配線14によ
り能動素子領域12と電気的に接続されている。前記電
極パッド13はILB(Inner Lead Bonding)により図
示せぬパッケ−ジの端子に接続されている。このパッケ
−ジの端子により、前記能動素子領域12に電源電圧が
供給され、入出力の信号が送られている。
である。半導体基板11の上には能動素子領域12およ
び複数の電極パッド13が設けられている。これら電極
パッド13は前記能動素子領域12の周囲近傍に位置し
ており、各電極パッド13はそれぞれ信号配線14によ
り能動素子領域12と電気的に接続されている。前記電
極パッド13はILB(Inner Lead Bonding)により図
示せぬパッケ−ジの端子に接続されている。このパッケ
−ジの端子により、前記能動素子領域12に電源電圧が
供給され、入出力の信号が送られている。
【0003】ところで、前記能動素子領域12内に設け
られる能動素子が微細化されるに従い、能動素子領域1
2内の集積度が向上される。これに伴い、多数の信号配
線が必要とされ、多数の電極パッドが必要とされる。
られる能動素子が微細化されるに従い、能動素子領域1
2内の集積度が向上される。これに伴い、多数の信号配
線が必要とされ、多数の電極パッドが必要とされる。
【0004】図7は、多数の電極パッドを有する従来の
半導体装置を示すものであり、図6と同一部分には同一
符号を付し、異なる部分についてのみ説明する。能動素
子領域15内に設けられている能動素子の数は、図6に
示す能動素子領域12内に設けられている能動素子のそ
れより多い。このため、信号配線14および電極パッド
13それぞれの数も多く形成されている。
半導体装置を示すものであり、図6と同一部分には同一
符号を付し、異なる部分についてのみ説明する。能動素
子領域15内に設けられている能動素子の数は、図6に
示す能動素子領域12内に設けられている能動素子のそ
れより多い。このため、信号配線14および電極パッド
13それぞれの数も多く形成されている。
【0005】図8は、図7に示す8−8線に沿った拡大
断面図である。半導体基板11の上には第1の絶縁膜1
6が設けられており、この第1の絶縁膜16の上には電
極パッド13が設けられている。この電極パッド13お
よび第1の絶縁膜16の上には開口部17aを有する第
2の絶縁膜17が設けられており、この開口部17aは
電極パッド13の上に位置している。
断面図である。半導体基板11の上には第1の絶縁膜1
6が設けられており、この第1の絶縁膜16の上には電
極パッド13が設けられている。この電極パッド13お
よび第1の絶縁膜16の上には開口部17aを有する第
2の絶縁膜17が設けられており、この開口部17aは
電極パッド13の上に位置している。
【0006】
【発明が解決しようとする課題】ところで、図7に示す
ように、多数の電極パッド13が形成されると、各電極
パッド13間の間隔が狭くなる。これにより、図8に示
すように、ILBの際に第1、第2の絶縁膜16、17
に加わるストレスが大きくなる。このため、電極パッド
13の下および電極パッド13間にクラック18、19
が発生することがある。この結果、このクラック18、
19の内に水が入り込むことにより、電気的なリ−クを
起こすことがある。また、クラック18、19の内に入
り込んだ水により、電極パッド13が腐食することがあ
る。
ように、多数の電極パッド13が形成されると、各電極
パッド13間の間隔が狭くなる。これにより、図8に示
すように、ILBの際に第1、第2の絶縁膜16、17
に加わるストレスが大きくなる。このため、電極パッド
13の下および電極パッド13間にクラック18、19
が発生することがある。この結果、このクラック18、
19の内に水が入り込むことにより、電気的なリ−クを
起こすことがある。また、クラック18、19の内に入
り込んだ水により、電極パッド13が腐食することがあ
る。
【0007】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電極パッド間の間隔が
狭くても、電極パッドの近傍にクラックが発生すること
のない半導体装置を提供することにある。
されたものであり、その目的は、電極パッド間の間隔が
狭くても、電極パッドの近傍にクラックが発生すること
のない半導体装置を提供することにある。
【0008】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の上に設けられた第1の絶縁
膜と、前記第1の絶縁膜の上に設けられ、前記半導体基
板に設けられた能動素子と電気的に接続された電極パッ
ドと、前記電極パッドの上に設けられた第2の絶縁膜
と、前記第2の絶縁膜に設けられた第1の開口部と、前
記第1の開口部内および前記第2の絶縁膜の上に設けら
れたバンプと、前記第2の絶縁膜に設けられ且つ前記電
極パッドを露出させるための第2の開口部とを具備する
ことを特徴としている。
解決するため、半導体基板の上に設けられた第1の絶縁
膜と、前記第1の絶縁膜の上に設けられ、前記半導体基
板に設けられた能動素子と電気的に接続された電極パッ
ドと、前記電極パッドの上に設けられた第2の絶縁膜
と、前記第2の絶縁膜に設けられた第1の開口部と、前
記第1の開口部内および前記第2の絶縁膜の上に設けら
れたバンプと、前記第2の絶縁膜に設けられ且つ前記電
極パッドを露出させるための第2の開口部とを具備する
ことを特徴としている。
【0009】また、半導体基板の上に設けられた第1の
絶縁膜と、前記第1の絶縁膜の上に設けられ、前記半導
体基板に設けられた能動素子と電気的に接続された電極
パッドと、前記電極パッドの上に設けられた第2の絶縁
膜と、前記第2の絶縁膜に設けられた第1の開口部と、
前記第1の開口部内および前記第2の絶縁膜の上に設け
られたバンプと、前記第2の絶縁膜及び前記電極パッド
に連通して設けられ、前記第1の絶縁膜を露出させるた
めの第2の開口部とを具備している。 さらに、能動素子
を有する半導体基板と、前記半導体基板の上に設けられ
た第1の絶縁膜と、前記第1の絶縁膜の上に設けられ、
前記能動素子と電気的に接続された電極パッドと、前記
電極パッドの上に設けられた第2の絶縁膜と、前記第2
の絶縁膜に設けられた第1の開口部と、前記第1の開口
部内および前記第2の絶縁膜の上に設けられたバンプ
と、前記第2の絶縁膜に設けられ且つ前記電極パッドを
露出させるための複数の第2の開口部とを具備してい
る。 前記第2の開口部は、前記電極パッドに連通して形
成され前記第1の絶縁膜を露出させる。 また、能動素子
を有する半導体基板と、前記半導体基板の上に設けられ
た第1の絶縁膜と、前記第1の絶縁膜の上に設けられ、
前記能動素子と電気的に接続された電極パッドと、前記
電極パッドの上に設けられた第2の絶縁膜と、前記第2
の絶縁膜に設けられた第1の開口部と、前記第1の開口
部内および前記第2の絶縁膜の上に設けられたバンプ
と、前記第2の絶縁膜に設けられ、前記電極パッドを露
出させることにより前記電極パッドに生ずる歪を緩和す
るための第2の開口部とを具備している。 前記第2の開
口部は複数個形成されている。
絶縁膜と、前記第1の絶縁膜の上に設けられ、前記半導
体基板に設けられた能動素子と電気的に接続された電極
パッドと、前記電極パッドの上に設けられた第2の絶縁
膜と、前記第2の絶縁膜に設けられた第1の開口部と、
前記第1の開口部内および前記第2の絶縁膜の上に設け
られたバンプと、前記第2の絶縁膜及び前記電極パッド
に連通して設けられ、前記第1の絶縁膜を露出させるた
めの第2の開口部とを具備している。 さらに、能動素子
を有する半導体基板と、前記半導体基板の上に設けられ
た第1の絶縁膜と、前記第1の絶縁膜の上に設けられ、
前記能動素子と電気的に接続された電極パッドと、前記
電極パッドの上に設けられた第2の絶縁膜と、前記第2
の絶縁膜に設けられた第1の開口部と、前記第1の開口
部内および前記第2の絶縁膜の上に設けられたバンプ
と、前記第2の絶縁膜に設けられ且つ前記電極パッドを
露出させるための複数の第2の開口部とを具備してい
る。 前記第2の開口部は、前記電極パッドに連通して形
成され前記第1の絶縁膜を露出させる。 また、能動素子
を有する半導体基板と、前記半導体基板の上に設けられ
た第1の絶縁膜と、前記第1の絶縁膜の上に設けられ、
前記能動素子と電気的に接続された電極パッドと、前記
電極パッドの上に設けられた第2の絶縁膜と、前記第2
の絶縁膜に設けられた第1の開口部と、前記第1の開口
部内および前記第2の絶縁膜の上に設けられたバンプ
と、前記第2の絶縁膜に設けられ、前記電極パッドを露
出させることにより前記電極パッドに生ずる歪を緩和す
るための第2の開口部とを具備している。 前記第2の開
口部は複数個形成されている。
【0010】
【作用】この発明は、ILBの際、バンプに荷重がかか
ることにより、電極パッドに大きな応力が加わり、この
応力により電極パッドに歪が発生するが、第2の絶縁膜
に第2の開口部を設けることにより、電極パッドを露出
させているため、この露出している部分における電極パ
ッドが変形することにより、歪が緩和される。したがっ
て、電極パッド近傍における第1および第2の絶縁膜に
クラックが発生することがない。
ることにより、電極パッドに大きな応力が加わり、この
応力により電極パッドに歪が発生するが、第2の絶縁膜
に第2の開口部を設けることにより、電極パッドを露出
させているため、この露出している部分における電極パ
ッドが変形することにより、歪が緩和される。したがっ
て、電極パッド近傍における第1および第2の絶縁膜に
クラックが発生することがない。
【0011】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【0012】図1は、この発明の第1の実施例による半
導体装置における電極パッド部を示す平面図であり、図
2は、図1に示す2−2線に沿った断面図であり、図3
は、図1に示す3−3線に沿った断面図である。
導体装置における電極パッド部を示す平面図であり、図
2は、図1に示す2−2線に沿った断面図であり、図3
は、図1に示す3−3線に沿った断面図である。
【0013】図2に示すように、図示せぬ半導体基板の
上には絶縁膜21が設けられ、この絶縁膜21の上には
Al電極パッド22が設けられる。このAl電極パッド
22は、図1に示すように、前記半導体基板の上に設け
られた図示せぬ能動素子と信号配線27によって電気的
に接続されている。前記Al電極パッド22、信号配線
27および絶縁膜21の上には保護膜23が堆積され
る。この保護膜23の上には図示せぬ第1のレジスト膜
が設けられる。この第1のレジスト膜をマスクとしてエ
ッチングされることにより、前記保護膜23には第1の
開口部23aおよび図3に示す第2の開口部23bが設
けられる。この第1および第2の開口部23a、23b
により前記Al電極パッド22が露出される。
上には絶縁膜21が設けられ、この絶縁膜21の上には
Al電極パッド22が設けられる。このAl電極パッド
22は、図1に示すように、前記半導体基板の上に設け
られた図示せぬ能動素子と信号配線27によって電気的
に接続されている。前記Al電極パッド22、信号配線
27および絶縁膜21の上には保護膜23が堆積され
る。この保護膜23の上には図示せぬ第1のレジスト膜
が設けられる。この第1のレジスト膜をマスクとしてエ
ッチングされることにより、前記保護膜23には第1の
開口部23aおよび図3に示す第2の開口部23bが設
けられる。この第1および第2の開口部23a、23b
により前記Al電極パッド22が露出される。
【0014】この後、前記第1のレジスト膜は除去さ
れ、前記第1、第2の開口部23a、23bの内および
保護膜23の上には図2に示すバリアメタル層24が堆
積される。このバリアメタル層24の上には図示せぬ第
2のレジスト膜が設けられる。この第2のレジスト膜を
マスクとして例えば電気メッキを行うことにより、前記
バリアメタル層24の上には図1、図2に示すAuバン
プ25が形成される。このAuバンプ25は第1の開口
部23aの上に位置している。この後、前記第2のレジ
スト膜は除去される。次に、前記Auバンプ25をマス
クとしてバリアメタル層24がエッチングされる。これ
により、図3に示すように、第2の開口部23bにおい
て前記Al電極パッド22が露出される。この後、Au
バンプ25はILBにより図示せぬリ−ドと電気的に接
続される。
れ、前記第1、第2の開口部23a、23bの内および
保護膜23の上には図2に示すバリアメタル層24が堆
積される。このバリアメタル層24の上には図示せぬ第
2のレジスト膜が設けられる。この第2のレジスト膜を
マスクとして例えば電気メッキを行うことにより、前記
バリアメタル層24の上には図1、図2に示すAuバン
プ25が形成される。このAuバンプ25は第1の開口
部23aの上に位置している。この後、前記第2のレジ
スト膜は除去される。次に、前記Auバンプ25をマス
クとしてバリアメタル層24がエッチングされる。これ
により、図3に示すように、第2の開口部23bにおい
て前記Al電極パッド22が露出される。この後、Au
バンプ25はILBにより図示せぬリ−ドと電気的に接
続される。
【0015】上記のように製造された図1に示すAl電
極パッド部は、前記保護膜23に第1および第2の開口
部23a、23bが設けられており、この第2の開口部
23bにおいてはAl電極パッド22が露出している。
前記第1の開口部23aの内および保護膜23の上には
バリアメタル層24が設けられており、このバリアメタ
ル層24の上にはAuバンプ25が設けられている。
極パッド部は、前記保護膜23に第1および第2の開口
部23a、23bが設けられており、この第2の開口部
23bにおいてはAl電極パッド22が露出している。
前記第1の開口部23aの内および保護膜23の上には
バリアメタル層24が設けられており、このバリアメタ
ル層24の上にはAuバンプ25が設けられている。
【0016】上記実施例によれば、ILBの際、Auバ
ンプ25に荷重がかかることにより、バリアメタル層2
4を介してAl電極パッド22に大きな応力が加わる。
この応力によりAl電極パッド22には歪が発生する。
この歪を緩和するために、第2の開口部23bによって
露出している部分におけるAl電極パッド22は変形す
る。この結果、歪が緩和されることにより、Al電極パ
ッド22の下およびAl電極パッド22間における絶縁
膜21および保護膜23にクラックが発生することを防
止できる。したがって、クラックの内に水が入り込むこ
とにより、電気的なリ−クを起こすことがない。また、
クラックの内に入り込んだ水により、Al電極パッド2
2が腐食することがない。図1、図2および図4は、こ
の発明の第2の実施例を示すものであり、第1の実施例
と同一部分には同一符号を付し、異なる部分についての
み説明する。
ンプ25に荷重がかかることにより、バリアメタル層2
4を介してAl電極パッド22に大きな応力が加わる。
この応力によりAl電極パッド22には歪が発生する。
この歪を緩和するために、第2の開口部23bによって
露出している部分におけるAl電極パッド22は変形す
る。この結果、歪が緩和されることにより、Al電極パ
ッド22の下およびAl電極パッド22間における絶縁
膜21および保護膜23にクラックが発生することを防
止できる。したがって、クラックの内に水が入り込むこ
とにより、電気的なリ−クを起こすことがない。また、
クラックの内に入り込んだ水により、Al電極パッド2
2が腐食することがない。図1、図2および図4は、こ
の発明の第2の実施例を示すものであり、第1の実施例
と同一部分には同一符号を付し、異なる部分についての
み説明する。
【0017】図4に示すように、Auバンプ25をマス
クとして、バリアメタル層24がエッチングされるとと
もに、第2の開口部23bにおいて露出しているAl電
極パッド22がエッチングされる。
クとして、バリアメタル層24がエッチングされるとと
もに、第2の開口部23bにおいて露出しているAl電
極パッド22がエッチングされる。
【0018】上記第2の実施例においても第1の実施例
と同様の効果を得ることができ、しかも、第2の開口部
23bにおいて露出しているAl電極パッド22を除去
しているため、Al電極パッド22がさらに変形しやす
くなり、より歪を緩和する効果がある。
と同様の効果を得ることができ、しかも、第2の開口部
23bにおいて露出しているAl電極パッド22を除去
しているため、Al電極パッド22がさらに変形しやす
くなり、より歪を緩和する効果がある。
【0019】図5は、この発明の第3の実施例による半
導体装置における電極パッド部を示す平面図であり、図
1と同一部分には同一符号を付し、異なる部分について
のみ説明する。
導体装置における電極パッド部を示す平面図であり、図
1と同一部分には同一符号を付し、異なる部分について
のみ説明する。
【0020】第1のレジスト膜をマスクとしてエッチン
グされることにより、保護膜23には第1の開口部23
a、及び複数の第2の開口部23b〜23dが設けられ
る。この第1の開口部23a、及び複数の第2の開口部
23b〜23dにより前記Al電極パッド22が露出さ
れる。
グされることにより、保護膜23には第1の開口部23
a、及び複数の第2の開口部23b〜23dが設けられ
る。この第1の開口部23a、及び複数の第2の開口部
23b〜23dにより前記Al電極パッド22が露出さ
れる。
【0021】この後、Auバンプ25をマスクとしてバ
リアメタル層24がエッチングされる。これにより、複
数の第2の開口部23b〜23dにおいて前記Al電極
パッド22が露出される。
リアメタル層24がエッチングされる。これにより、複
数の第2の開口部23b〜23dにおいて前記Al電極
パッド22が露出される。
【0022】上記第3の実施例においても第1の実施例
と同様の効果を得ることができ、しかも、複数の第2の
開口部23b、23c、23dを設けているため、さら
に歪を緩和する効果がある。
と同様の効果を得ることができ、しかも、複数の第2の
開口部23b、23c、23dを設けているため、さら
に歪を緩和する効果がある。
【0023】尚、上記第3の実施例では、Auバンプ2
5をマスクとしてバリアメタル層24をエッチングして
いるが、Auバンプ25をマスクとしてバリアメタル層
24をエッチングするとともに、複数の第2の開口部2
3b〜23dにおいて露出しているAl電極パッド22
をエッチングすることも可能である。また、保護膜23
に複数の第2の開口部23b〜23dを設けているが、
さらに開口部を信号配線27近傍に設けることも可能で
ある。
5をマスクとしてバリアメタル層24をエッチングして
いるが、Auバンプ25をマスクとしてバリアメタル層
24をエッチングするとともに、複数の第2の開口部2
3b〜23dにおいて露出しているAl電極パッド22
をエッチングすることも可能である。また、保護膜23
に複数の第2の開口部23b〜23dを設けているが、
さらに開口部を信号配線27近傍に設けることも可能で
ある。
【0024】
【発明の効果】以上説明したようにこの発明によれば、
第2の絶縁膜に電極パッドを露出させるための第2の開
口部を設けている。したがって、電極パッド間の間隔が
狭くても、電極パッドの近傍にクラックが発生すること
を防止できる。
第2の絶縁膜に電極パッドを露出させるための第2の開
口部を設けている。したがって、電極パッド間の間隔が
狭くても、電極パッドの近傍にクラックが発生すること
を防止できる。
【図1】この発明の第1、第2の実施例による半導体装
置における電極パッド部を示す平面図。
置における電極パッド部を示す平面図。
【図2】この発明の第1、第2の実施例を示すものであ
り、図1に示す2−2線に沿った断面図。
り、図1に示す2−2線に沿った断面図。
【図3】この発明の第1の実施例を示すものであり、図
1に示す3−3線に沿った断面図。
1に示す3−3線に沿った断面図。
【図4】この発明の第2の実施例を示すものであり、図
1に示す4−4線に沿った断面図。
1に示す4−4線に沿った断面図。
【図5】この発明の第3の実施例による半導体装置にお
ける電極パッド部を示す平面図。
ける電極パッド部を示す平面図。
【図6】従来の半導体装置を示す平面図。
【図7】他の従来の半導体装置を示す平面図。
【図8】図7に示す8−8線に沿った拡大断面図。
21…絶縁膜、22…Al電極パッド、23…保護膜、23a …
第1の開口部、23b 、23c 、23d …第2の開口部、24…
バリアメタル層、25…Auバンプ、27…信号配線。
第1の開口部、23b 、23c 、23d …第2の開口部、24…
バリアメタル層、25…Auバンプ、27…信号配線。
Claims (6)
- 【請求項1】 半導体基板の上に設けられた第1の絶縁
膜と、 前記第1の絶縁膜の上に設けられ、前記半導体基板に設
けられた能動素子と電気的に接続された電極パッドと、 前記電極パッドの上に設けられた第2の絶縁膜と、 前記第2の絶縁膜に設けられた第1の開口部と、 前記第1の開口部内および前記第2の絶縁膜の上に設け
られたバンプと、 前記第2の絶縁膜に設けられ且つ前記電極パッドを露出
させるための第2の開口部と、 を具備することを特徴とする半導体装置。 - 【請求項2】 半導体基板の上に設けられた第1の絶縁
膜と、 前記第1の絶縁膜の上に設けられ、前記半導体基板に設
けられた能動素子と電気的に接続された電極パッドと、 前記電極パッドの上に設けられた第2の絶縁膜と、 前記第2の絶縁膜に設けられた第1の開口部と、 前記第1の開口部内および前記第2の絶縁膜の上に設け
られたバンプと、前記第2の絶縁膜及び前記電極パッドに連通して設けら
れ、前記第1の絶縁膜を露出させるための第2の開口部
と、 を具備することを特徴とする半導体装置。 - 【請求項3】 能動素子を有する半導体基板と、 前記半導体基板の上に設けられた第1の絶縁膜と、 前記第1の絶縁膜の上に設けられ、前記能動素子と電気
的に接続された電極パッドと、 前記電極パッドの上に設けられた第2の絶縁膜と、 前記第2の絶縁膜に設けられた第1の開口部と、 前記第1の開口部内および前記第2の絶縁膜の上に設け
られたバンプと、 前記第2の絶縁膜に設けられ且つ前記電極パッドを露出
させるための複数の第2の開口部と、 を具備することを特徴とする半導体装置。 - 【請求項4】 前記第2の開口部は、前記電極パッドに
連通して形成され前記第1の絶縁膜を露出させることを
特徴とする請求項3記載の半導体装置。 - 【請求項5】 能動素子を有する半導体基板と、 前記半導体基板の上に設けられた第1の絶縁膜と、 前記第1の絶縁膜の上に設けられ、前記能動素子と電気
的に接続された電極パッドと、 前記電極パッドの上に設けられた第2の絶縁膜と、 前記第2の絶縁膜に設けられた第1の開口部と、 前記第1の開口部内および前記第2の絶縁膜の上に設け
られたバンプと、 前記第2の絶縁膜に設けられ、前記電極パッドを露出さ
せることにより前記電極パッドに生ずる歪を緩和するた
めの第2の開口部と、 を具備することを特徴とする半導体装置。 - 【請求項6】 前記第2の開口部が複数あることを特徴
とする請求項5記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4150798A JP2718854B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置 |
US08/073,510 US5329068A (en) | 1992-06-10 | 1993-06-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4150798A JP2718854B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05343468A JPH05343468A (ja) | 1993-12-24 |
JP2718854B2 true JP2718854B2 (ja) | 1998-02-25 |
Family
ID=15504666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4150798A Expired - Fee Related JP2718854B2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5329068A (ja) |
JP (1) | JP2718854B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523920A (en) * | 1994-01-03 | 1996-06-04 | Motorola, Inc. | Printed circuit board comprising elevated bond pads |
US5486657A (en) * | 1994-06-09 | 1996-01-23 | Dell Usa, L.P. | Beveled edge circuit board with channeled connector pads |
US5644475A (en) * | 1994-09-30 | 1997-07-01 | Allen-Bradley Company, Inc. | Solder mask for a finger connector on a single in-line package module |
DE19548046C2 (de) * | 1995-12-21 | 1998-01-15 | Siemens Matsushita Components | Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen |
US6653572B2 (en) * | 2001-02-07 | 2003-11-25 | The Furukawa Electric Co., Ltd. | Multilayer circuit board |
US7531898B2 (en) | 2002-06-25 | 2009-05-12 | Unitive International Limited | Non-Circular via holes for bumping pads and related structures |
US7547623B2 (en) | 2002-06-25 | 2009-06-16 | Unitive International Limited | Methods of forming lead free solder bumps |
US6960828B2 (en) | 2002-06-25 | 2005-11-01 | Unitive International Limited | Electronic structures including conductive shunt layers |
TWI225899B (en) | 2003-02-18 | 2005-01-01 | Unitive Semiconductor Taiwan C | Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer |
EP1519411A3 (en) | 2003-09-26 | 2010-01-13 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
JP5452064B2 (ja) * | 2009-04-16 | 2014-03-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2011165938A (ja) * | 2010-02-10 | 2011-08-25 | Denso Corp | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4461077A (en) * | 1982-10-04 | 1984-07-24 | General Electric Ceramics, Inc. | Method for preparing ceramic articles having raised, selectively metallized electrical contact points |
GB8625486D0 (en) * | 1986-10-24 | 1986-11-26 | British Telecomm | Optical signal modulation device |
JP2607906B2 (ja) * | 1988-03-11 | 1997-05-07 | 三菱電線工業株式会社 | 回路基板 |
JPH0614596B2 (ja) * | 1988-03-31 | 1994-02-23 | 日本碍子株式会社 | セラミック多層配線基板の製造法 |
US4860442A (en) * | 1988-11-28 | 1989-08-29 | Kulite Semiconductor | Methods for mounting components on convoluted three-dimensional structures |
-
1992
- 1992-06-10 JP JP4150798A patent/JP2718854B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-09 US US08/073,510 patent/US5329068A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5329068A (en) | 1994-07-12 |
JPH05343468A (ja) | 1993-12-24 |
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