JP2011165938A - 半導体装置 - Google Patents
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Abstract
【課題】半導体基板上にバンプ電極を介してバンプを配置してなる半導体装置において、実装時や使用環境に関わらず、信頼性が低下することを抑制することができる半導体装置を提供する。
【解決手段】パッド電極3上に配置されている表面保護膜5に、パッド電極3上に位置し、バンプ電極6の周囲を囲む枠状であって、表面保護膜5のうち半導体基板1側と反対側の表面からパッド電極3に達するスリット5bを形成する。このような半導体装置では、表面保護膜5のうちバンプ電極6と接触する部分からクラックが発生したとしても、このクラックの伸展をスリット5bで停止させることができ、クラックがパッド電極3を超えて伸展することを抑制することができる。したがって、半導体装置の内部に水分等が浸入することを抑制することができ、半導体装置の信頼性が低下することを抑制することができる。
【選択図】図1
【解決手段】パッド電極3上に配置されている表面保護膜5に、パッド電極3上に位置し、バンプ電極6の周囲を囲む枠状であって、表面保護膜5のうち半導体基板1側と反対側の表面からパッド電極3に達するスリット5bを形成する。このような半導体装置では、表面保護膜5のうちバンプ電極6と接触する部分からクラックが発生したとしても、このクラックの伸展をスリット5bで停止させることができ、クラックがパッド電極3を超えて伸展することを抑制することができる。したがって、半導体装置の内部に水分等が浸入することを抑制することができ、半導体装置の信頼性が低下することを抑制することができる。
【選択図】図1
Description
本発明は、半導体基板に備えられたパッド電極上にバンプ電極を介してバンプを配置してなる半導体装置に関するものである。
従来より、半導体素子が形成されたシリコン等の半導体基板上にAlパッドが配置されると共に、Alパッドを覆う表面保護膜が配置され、この表面保護膜にAlパッドの一部を露出させる開口部を形成すると共に、当該開口部から臨むAlパッド上にバンプ電極を介してバンプを配置してなる半導体装置が知られている。
このような半導体装置は、はんだリフローを行ってセラミック基板等の実装基板に実装されるとき、シリコン基板、バンプ電極、セラミック基板、表面保護膜等の熱膨張係数差で生じる熱応力により、表面保護膜のうちバンプ電極と接触する部分からクラックが発生することが知られている。
このため、クラックが発生することを抑制する半導体装置として次のような半導体装置が開示されている。例えば、特許文献1には、上記半導体装置の表面保護膜にAlパッドを囲むスリットを断続的に形成してなる半導体装置が開示されている。また、例えば、特許文献2には、上記半導体装置のAlパッドにスリットを形成してなる半導体装置が開示されている。
特許文献1のような半導体装置では、はんだリフローを行ってセラミック基板等の実装基板に実装されるとき、熱膨張係数差で生じる熱応力を表面保護膜に形成したスリットにより緩和することができ、表面保護膜のうちバンプ電極との接触部分からクラックが発生することを抑制することができる。また、特許文献2の半導体装置では、熱応力をAlパッドに形成したスリットにより緩和することができ、表面保護膜のうちバンプ電極との接触部分からクラックが発生することを抑制することができる。
さらに、例えば、特許文献3には、バンプ電極と表面保護膜との間にポリイミド系樹脂膜を配置することが開示されている。このような半導体装置においても、ポリイミド系樹脂膜により熱応力を緩和することができると考えられる。
しかしながら、上記特許文献1および2の半導体装置では、スリットにより発生した熱応力を緩和することができるものの、この熱応力を十分に緩和することができるわけではなく、はんだリフローを行っているとき、表面保護膜にはバンプ電極との接触部分からクラックが発生することがある。同様に、上記特許文献3の半導体装置では、ポリイミド系樹脂膜により発生した熱応力を緩和することができるものの、この熱応力を十分に緩和することができるわけではなく、バンプ電極との接触部分からクラックが発生することがある。
この場合、発生したクラックがAlパッドを越えて伸展した場合には、クラックを介して半導体装置の内部に水分等が浸入することになり、半導体装置の信頼性が低下するという問題がある。
なお、このような問題は、半導体装置を実装基板に実装するときだけでなく、例えば、半導体装置を高温環境下と低温環境下との間で繰り返し使用するような場合においても熱応力が発生するため、同様に発生する問題となる。
また、上記特許文献1の半導体装置は、表面保護膜にAlパッドを囲むスリットを断続的に形成しているので、当該スリットを介して半導体装置の内部に水分等が浸入することがあるという問題もある。
本発明は上記点に鑑みて、半導体基板上にバンプ電極を介してバンプを配置してなる半導体装置において、実装時や使用環境に関わらず、信頼性が低下することを抑制することができる半導体装置を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明では、パッド電極(3)上に配置されている表面保護膜(5)には、パッド電極(3)上に位置し、バンプ電極(6)の周囲を囲む枠状であって、表面保護膜(5)のうち半導体基板(1)側と反対側の表面からパッド電極(3)に達するスリット(5b)が形成されていることを特徴としている。
このような半導体装置では、セラミック基板等の実装基板にはんだリフローを行って実装されるときや高温環境下と低温環境下との間で繰り返し使用されるようなとき等に、表面保護膜(5)のうちバンプ電極(6)と接触する部分からクラックが発生したとしても、このクラックの伸展をスリット(5b)で停止させることができ、クラックがパッド電極(3)を超えて伸展することを抑制することができる。つまり、発生したクラックを表面保護膜(5)のうちパッド電極(3)上に位置する部分のみに存在させることができる。したがって、クラックから半導体装置の内部に水分等が浸入しようとしたとしても当該水分等の浸入はパッド電極(3)により防止されるため、半導体装置の内部に水分等が浸入することを抑制することができ、半導体装置の信頼性が低下することを抑制することができる。
例えば、請求項2に記載の発明のように、表面保護膜(5)上に樹脂膜(8)を配置し、樹脂膜(8)にバンプ電極(6)を露出させる開口部(8a)を形成することができる。
このような半導体装置では、実装基板に実装されるときや高温環境下と低温環境下との間で繰り返し使用されるようなとき等に発生する熱応力を樹脂膜(8)により緩和することができ、表面保護膜(5)にクラックが発生することを抑制することができる。
この場合、請求項3に記載の発明のように、樹脂膜(8)をポリイミド系樹脂ですることができる。
また、請求項4に記載の発明のように、バンプ電極(6)を、開口部(5a)から臨むパッド電極(3)上に配置されるバリアメタル膜(6a)と、バリアメタル膜(6a)上に配置された金属電極(6b)とを積層して構成することができる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
(第1実施形態)
本発明の第1実施形態について説明する。図1(a)は本実施形態にかかる半導体装置の断面構成を示す図、図1(b)は図1(a)に示す半導体装置の上面図であり、これらの図に基づいて説明する。なお、図1(a)は図1(b)のA−A断面に相当している。
本発明の第1実施形態について説明する。図1(a)は本実施形態にかかる半導体装置の断面構成を示す図、図1(b)は図1(a)に示す半導体装置の上面図であり、これらの図に基づいて説明する。なお、図1(a)は図1(b)のA−A断面に相当している。
図1に示されるように、本実施形態の半導体装置は、図示しない半導体素子が形成されたシリコン基板1の一面にシリコン酸化膜等で構成された層間絶縁膜2が配置されており、層間絶縁膜2上にAl等で構成されるパッド電極3および配線4が備えられている。パッド電極3は、特に限定されるものではないが、本実施形態では略正方形状とされている。なお、本実施形態では、シリコン基板1が本発明の半導体基板に相当している。
また、シリコン基板1の一面には、パッド電極3および配線4を覆うように、例えば、シリコン窒化膜等で構成される表面保護膜5が配置されており、表面保護膜5には、パッド電極3を露出させる開口部5aが形成されている。
そして、開口部5aから臨むパッド電極3の表面上にはバンプ電極6が配置されている。本実施形態では、バンプ電極6は、開口部5aから臨むパッド電極3の表面上に加えて、開口部5aを構成する壁面から表面保護膜5のうち開口部5aの縁部上にまで配置されている。また、バンプ電極6は、チタン合金膜等により構成されるバリアメタル膜6a、およびバリアメタル膜6a上に積層され、はんだとの濡れ性の高いCu等で構成される金属電極6bを備えた構成とされている。
そして、バンプ電極6上には、はんだバンプ7が備えられている。このはんだバンプ7は、例えば、鉛フリーはんだを用いることができ、Sn−Ag系はんだ等を採用することができる。もちろん、はんだバンプ7として、pb−Sn系共晶はんだ等を採用することもできる。
また、パッド電極3上に配置されている表面保護膜5には、パッド電極3上に位置し、バンプ電極6の周囲を囲む枠状であって、表面保護膜5のうちシリコン基板1側と反対側の表面からパッド電極3に達するスリット5bが形成されている。言い換えると、表面保護膜5は、スリット5bにより、スリット5b内に配置されている部分とスリット5b外に配置されている部分とが分断された状態とされている。また、スリット5bの外径は、本実施形態では、図1(b)に示されるように、円形とされている。
以上説明したように、本実施形態の半導体装置では、パッド電極3上に位置する表面保護膜5には、バンプ電極6を囲む枠状のスリット5bが形成されている。したがって、当該半導体装置をセラミック基板等の実装基板にはんだリフローを行って実装するときや高温環境下と低温環境下との間で繰り返し使用しているとき等に、表面保護膜5のうちバンプ電極6と接触する部分、具体的には、バリアメタル膜6aと接触する部分からクラックが発生したとしても、このクラックの伸展をスリット5bで停止させることができ、クラックがパッド電極3を超えて伸展することを抑制することができる。つまり、発生したクラックを表面保護膜5のうちパッド電極3上に位置する部分のみに存在させることができる。このため、クラックから半導体装置の内部に水分等が浸入しようとしたとしても当該水分等の浸入はパッド電極3により防止されるため、半導体装置の内部に水分等が浸入することを抑制することができ、半導体装置の信頼性が低下することを抑制することができる。
図2に、本実施形態の半導体装置および従来の半導体装置を実装基板に実装したときのクラック度数とクラック長さとの関係を示す。なお、図2中のクラック長さはパッド電極3の中心点からの距離であり、クラック度数は(中心からの距離が等しいクラック数)/(発生クラック数)である。また、図2中では、実線が本発明の半導体装置におけるクラック度数とクラック長さとの関係を示し、点線が従来の半導体装置におけるクラック度数とクラック長さとの関係を示している。さらに、従来の半導体装置とは、表面保護膜にスリットを形成していない半導体装置であり、このような半導体装置を以下では単に従来の半導体装置という。
図2に示されるように、従来の半導体装置では、パッド電極3を越えてクラックが伸展しているが、本実施形態の半導体装置では、発生したクラックの伸展をスリット5bで停止させることができることを確認することができる。
また、このような半導体装置では、従来の半導体装置と比較して、半導体装置を実装基板に実装したときや高温環境下と低温環境下との間で繰り返し使用するときに発生する熱応力を枠状のスリット5bにより緩和することができ、クラックの発生自体を抑制することもできる。図3に、本実施形態の半導体装置および従来の半導体装置を実装基板に実装したときのクラック発生率を示す。なお、図3では、クラック発生率=(クラック発生バンプ数)/(全バンプ数)としている。図3に示されるように、本実施形態の半導体装置では、従来の半導体装置と比較して、クラックの伸展を抑制するのに加えて、クラックの発生自体を抑制することができることを確認することができる。
また、以上説明したように、本実施形態の半導体装置では、表面保護膜5にクラックが発生したとしても、クラックの伸展をスリット5bにて停止させることができるため、はんだバンプ7として、従来のpb−Sn系共晶はんだを使用することができるのはもちろんであるが、pb−Sn系共晶はんだより硬くて融点の高いSn−Ag系はんだを使用することもできる。
すなわち、Sn−Ag系はんだを使用した場合には、従来のpb−Sn系共晶はんだを使用した場合と比較して、融点の温度が高いためにはんだリフロー時の温度が高くなり、シリコン基板1、表面保護膜5、バンプ電極6、実装基板等の熱膨張係数差に起因する熱応力が大きくなる。また、Sn−Ag系はんだはpb−Sn系共晶はんだより硬いため、はんだバンプ7にて緩和することができる熱応力が小さくなる。つまり、Sn−Ag系はんだを使用した場合には、pb−Sn系共晶はんだを使用した場合と比較して、表面保護膜5にクラックが発生しやすくなると共に、当該クラックが伸展しやすくなる。しかしながら、本実施形態の半導体装置はクラックの伸展をスリット5bで停止させることができるため、従来のpb−Sn系共晶はんだより硬くて融点の高いSn−Ag系はんだ等を使用することができ、近年の鉛フリーはんだへの要求にも応えることができる。
さらに、このような半導体装置では、パッド電極3上にスリット5bを形成しているので、当該スリット5bを介して半導体装置の内部に水分等が浸入することもない。
また、このような半導体装置では、スリット5bにより熱応力を緩和すると共に、表面保護膜5に発生するクラックにより熱応力を解放するため、層間絶縁膜2にクラックが発生することも抑制できる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して表面保護膜5上に樹脂膜を配置したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図4に、本実施形態にかかる半導体装置の断面構成を示す。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して表面保護膜5上に樹脂膜を配置したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図4に、本実施形態にかかる半導体装置の断面構成を示す。
図4に示されるように、本実施形態の半導体装置では、表面保護膜5を覆う樹脂膜8が配置されており、この樹脂膜8にはバンプ電極6、より具体的には、金属電極6bを露出させる開口部8aが形成されている。なお、樹脂膜8としては、例えば、耐熱性のポリイミド系樹脂を用いることができる。
このような半導体装置では、表面保護膜5を覆う樹脂膜8が配置されており、この樹脂膜8により、半導体装置を実装基板に実装するときや高温環境下と低温環境下との間で繰り返し使用しているとき等に発生する熱応力を緩和することができる。このため、表面保護膜5に発生するクラックをさらに抑制しつつ、第1実施形態と同様の効果を得ることができる。
(他の実施形態)
上記第1、2実施形態では、スリット5bは外形が円形状であるものを例に挙げて説明したが、例えば、スリット5bは外径が矩形状であってもよいし、多角形状であってもよい。
上記第1、2実施形態では、スリット5bは外形が円形状であるものを例に挙げて説明したが、例えば、スリット5bは外径が矩形状であってもよいし、多角形状であってもよい。
また、上記第1、2実施形態では、バンプ電極6は、開口部5aから臨むパッド電極3の表面上に加えて、開口部5aを構成する壁面から表面保護膜5のうち開口部5aの縁部上にまで配置されている例について説明したが、例えば、開口部5aから臨むパッド電極3の表面上および開口部5aの内壁面のみに配置されていてもよいし、開口部5aから臨むパッド電極3の表面上にのみ配置されていてもよい。
さらに、上記第1、第2実施形態では、バンプ電極6として、バリアメタル膜6aと、バリアメタル膜6a上に積層された金属電極6bとを備えたものについて説明したが、例えば、バンプ電極6をバリアメタル膜6aのみで構成することができるし、バリアメタル膜6aを構成する材料についても適宜変更可能であることはもちろんである。
1 シリコン基板
2 層間絶縁膜
3 パッド電極
4 配線
5 表面保護膜
5a 開口部
5b スリット
6 バンプ電極
7 はんだバンプ
8 樹脂膜
2 層間絶縁膜
3 パッド電極
4 配線
5 表面保護膜
5a 開口部
5b スリット
6 バンプ電極
7 はんだバンプ
8 樹脂膜
Claims (4)
- 半導体基板(1)の一面に備えられたパッド電極(3)と、
前記半導体基板(1)の一面に備えられると共に、前記パッド電極(3)を露出させる開口部(5a)を備えた表面保護膜(5)と、
前記開口部(5a)から臨むパッド電極(3)上に配置されるバンプ電極(6)と、
前記バンプ電極(6)上に配置されるバンプ(7)と、を有し、
前記パッド電極(3)上に配置されている前記表面保護膜(5)には、前記パッド電極(3)上に位置し、前記バンプ電極(6)の周囲を囲む枠状であって、前記表面保護膜(5)のうち前記半導体基板(1)側と反対側の表面から前記パッド電極(3)に達するスリット(5b)が形成されていることを特徴とする半導体装置。 - 前記表面保護膜(5)上には樹脂膜(8)が配置されており、前記樹脂膜(8)には前記バンプ電極(6)を露出させる開口部(8a)が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記樹脂膜(8)は、ポリイミド系樹脂で構成されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記バンプ電極(6)は、前記開口部(5a)から臨むパッド電極(3)上に配置されるバリアメタル膜(6a)と、前記バリアメタル膜(6a)上に配置された金属電極(6b)とが積層されて構成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010027588A JP2011165938A (ja) | 2010-02-10 | 2010-02-10 | 半導体装置 |
US13/020,126 US20110193224A1 (en) | 2010-02-10 | 2011-02-03 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010027588A JP2011165938A (ja) | 2010-02-10 | 2010-02-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011165938A true JP2011165938A (ja) | 2011-08-25 |
Family
ID=44353049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010027588A Withdrawn JP2011165938A (ja) | 2010-02-10 | 2010-02-10 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20110193224A1 (ja) |
JP (1) | JP2011165938A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9793231B2 (en) * | 2015-06-30 | 2017-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Under bump metallurgy (UBM) and methods of forming same |
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DE102017210654B4 (de) * | 2017-06-23 | 2022-06-09 | Infineon Technologies Ag | Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst |
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Publication number | Priority date | Publication date | Assignee | Title |
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