JPH07183325A - 円形の被露出領域を有するボンディング・パッドとその方法 - Google Patents

円形の被露出領域を有するボンディング・パッドとその方法

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JPH07183325A
JPH07183325A JP6302661A JP30266194A JPH07183325A JP H07183325 A JPH07183325 A JP H07183325A JP 6302661 A JP6302661 A JP 6302661A JP 30266194 A JP30266194 A JP 30266194A JP H07183325 A JPH07183325 A JP H07183325A
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metal
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high voltage
exposed
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Abstract

(57)【要約】 【目的】 突き抜け現像を回避するボンディング・パッ
ドを提供する。 【構成】 ボンディング・パッドは、パッシベーション
層により覆われて、絶縁と腐食保護とを行う。ボンディ
ング・パッド上のパッシベーション層がエッチングされ
て、ボンディング・パッドの円形部分を露出し、ここに
ボンディング・ワイヤが付着される。金属部分上のパッ
シベーション層を滑らかな曲線をもつ形にすることによ
って、鋭角のエッジをなくする。円形の被露出金属領域
により、高電圧をボンディング・パッドに印加すること
により発生する電界密度を最小限に抑え、それによって
パッシベーション層の破壊を回避する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にボンディング・
パッドに関し、さらに詳しくは円形の被露出領域を有す
るボンディング・パッドに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】集積
回路（ＩＣ）は、ＩＣ内に信号を送るための金属チャン
ネルを有するのが普通である。ＩＣの回路構成を外部に
相互接続するためには、すべてとは言わないまでも、大
半のＩＣはボンディング・パッドを用いて、ボンディン
グ・ワイヤを通じてＩＣパッケージのピンに金属チャン
ネルを接続する。このボンディング・パッドは、半導体
基板の上面に配置される。ボンディング・パッドは、通
常、銅および／またはシリコン部分を少量含むアルミニ
ウムで構成される。酸化シリコンまたは窒化シリコンな
どのガラス材料からなるパッシベーション層が、汚染，
腐食やその他の外部環境条件から、基板とボンディング
・パッドとを隔離する。従来の技術においては、正方形
または矩形のパッシベーション層材料がエッチングされ
て、ボンディング・パッドを露出させ、ボンディング・
ワイヤが接着するための接触点を作る。
【０００３】ボンディング・パッドの問題は、高電圧Ｉ
Ｃによく起こる。高電圧ＩＣは、通常、高電圧のボンデ
ィング・パッドとそれに接続する金属チャンネルおよび
低電圧の金属チャンネルを有する。パッシベーション層
は、生来は絶縁体であるが、その誘電体を侵食し、低電
圧の金属チャンネルを短絡するに充分な電位をパッシベ
ーション層の両端に誘導することができる。たとえば４
００ボルト以上の高電圧を高電圧ボンディング・ワイヤ
に印加することにより形成される電界により、高電圧ボ
ンディング・パッドから低電圧金属チャンネルまでパッ
シベーション層に突き抜け現象（パンチスルー）が起こ
ることもあり、これによりＩＣは損傷を受ける。
【０００４】この問題は、長い間、矩形のボンディング
・パッドの鋭角のコーナー部のせいとされてきた。従来
の解決策には、高電圧ボンディング・パッドと低電圧金
属チャンネルの間の距離を大きくしたり、または高電圧
ボンディング・パッドと低電圧金属チャンネルの間にた
とえばダイオード保護などのある種の保護回路構成を設
けることがある。それでも突き抜け現象の問題は、多く
の高電圧ＩＣに起こっている。
【０００５】
【実施例】ボンディング・パッド１２を有するＩＣ１０
の上面図を図１に示す。ＩＣ１０上には１２のようなボ
ンディング・パッドがいくつかある。ボンディング・パ
ッド１２は、高電圧入力信号ＶHIGHを受け取り、金属チ
ャンネルを介してＩＣ内の高電圧回路構成（図示せず）
に高電圧信号を送る。ボンディング・パッド１２は、銅
および／またはシリコンを少量追加したアルミニウムで
構成され、ＩＣ１０の任意の特定領域に存在する。低電
圧金属チャンネル１６は、低電圧信号ＶLOWを受け取
り、ＩＣ１０内にその低電圧信号を送る。パッシベーシ
ョン層１８は、ボンディング・パッド１２と金属チャン
ネル１６との上に配置されて、ほこりや腐食などの外部
条件からの隔離と保護を行う。パッシベーション層１８
は、酸化シリコンまたは窒化シリコンなどのガラス材料
からなる。円形の被露出領域１４が従来の集積回路製造
過程を用いてパッシベーション層１８からエッチングさ
れ、ボンディング・パッド１２の滑らかな曲線部を露出
する。
【０００６】図２に、ＩＣ１０の断面図を示す。図１に
用いられているのと同じ参照番号を付した図２内の部品
は、同じ構造をもち同じ機能を果たす。基板２２は、金
属層をその上に構築するのに適した積層された絶縁材料
からなる。次に金属層が基板２２上に付着されて、従来
の集積回路過程によりボンディング・パッド１２と金属
チャンネル１６内にパターニングされる。ボンディング
・パッド１２が従来のＣＡＤ（コンピュータ支援設計）
過程により付設されて、この装置に関して所望のレイア
ウト図形と構造とが設けられる。ボンディング・パッド
１２と金属チャンネル１６とは、パッシベーション層１
８で覆われる。ボンディング・パッド１２上でパッシベ
ーション層１８の円形部分が除去されて、ワイヤ・ボン
ディングのための金属が露出される。所望の形にパッシ
ベーション材料を除去するには、従来のフォトリソグラ
フィおよびエッチング過程が用いられる。球形のワイヤ
・ボンド２０が露出された部分１４に付着され、ボンデ
ィング・パッド１２に固着される。たとえば７００ボル
トの高電圧入力信号ＶHIGHがワイヤ・ボンド２０を通じ
てボンディング・パッド１２に印加される。
【０００７】この高電圧により、ボンディング・パッド
１２の内部と周囲に電界が生まれ、ボンディング・パッ
ド１２と金属チャンネル１６との間に大きな電圧差が生
まれる。電界強度はその高い電子電荷密度のために、導
電材料のコーナー部分、たとえば図１の点Ｃ１，Ｃ２，
Ｃ３，Ｃ４で最大になることがわかっている。不活性化
（パッシベーション）された金属コーナー部Ｃ１〜Ｃ４
は通常は、高い破壊強度をもつパッシベーション層１８
により保護されている。しかし、露出された金属領域１
４は、破壊強度と完全性が比較的低いＩＣパッケージの
成形材料などの他の材料によりその保護が悪くなってい
る。
【０００８】電界がパッシベーション層１８の電界強度
を越えると、電子がボンディング・パッド１２と金属チ
ャンネル１６との間に流れる。通常の経路は、図２の経
路Ｐに沿ってパッシベーション層１８の表面から点Ａま
でとなり、ここに金属チャンネル１６に対する突き抜け
現象が起きる。このため、パッシベーション層１８を通
り金属チャンネル１６に充分に高い電界が通り抜け、Ｉ
Ｃ１０は不良となる。本発明の主な特徴は、保護を行う
主要経路がコーナー部Ｃ１〜Ｃ４から金属チャンネル１
６に対するものではなく、被露出部１４からパッシベー
ション層１８の表面上の経路Ｐに沿って点Ａを通り金属
チャンネル１６に向かうものとなっている点である。被
露出領域１４は、パッシベーション層１８から円形にエ
ッチングされて、電界密度を最小限に抑えるようになっ
ている。パッシベーション層１８とボンディング・パッ
ド１２との接続部もまた円形となって、鋭角のコーナー
部ができないようになっている。被露出領域１４内部と
その周囲に鋭角のコーナーを作らないことで、被露出領
域１４から放出される電界は、周囲の電子電荷を平均に
分配することで最小限に抑えられる。このように被露出
領域１４を鋭角のコーナーを持たない円形にすることに
よって、ＩＣ１０は早期破壊の影響を受けにくくなる。
被露出領域１４に関してその他の滑らかな曲線図形を用
いて、電界の影響を小さくしてもよい。
【０００９】本発明の特定の実施例が図示および説明さ
れてきたが、さらなる改良および改善が当業者には可能
であろう。本発明は図示された特定の形式に限定される
ものではなく、添付の請求項は、本発明の精神と範囲か
ら逸脱しないすべての改良を包含するものであることを
理解されたい。
【図面の簡単な説明】
【図１】ボンディング・パッドの上面図である。
【図２】ボンディング・パッドの断面図である。
【符号の説明】
１０ 集積回路 １２ ボンディング・パッド １４ 被露出領域 １６ 金属チャンネル １８ パッシベーション層 Ｃ１，Ｃ２，Ｃ３，Ｃ４ コーナー部 ＶHIGH，ＶLOW 信号

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 高電圧入力信号を受け取るために結合さ
    れた金属領域（１２）；前記金属領域の上に配置されて
    絶縁を行うパッシベーション層（１８）であって、滑ら
    かな曲線を有する前記金属領域の被露出部分（１４）を
    作成するように形成されている前記パッシベーション層
    （１８）；および前記金属領域の前記被露出部分に結合
    されて、前記の高電圧入力信号を受け取るボンディング
    ・ワイヤ（２０）；によって構成されることを特徴とす
    るボンディング・パッド。
  2. 【請求項２】 前記金属領域の前記被露出部分が円形の
    形をしている請求項１記載のボンディング・パッド。
  3. 【請求項３】 パッドに対して接着を行う方法であっ
    て：高電圧入力信号を受け取る金属領域（１２）を設け
    る段階；前記金属領域の上に絶縁を行うパッシベーショ
    ン層（１８）を配置する段階；前記金属領域上の前記パ
    ッシベーション層を成形して、滑らかな曲線を有する前
    記金属領域の被露出部分（１４）を作成する段階；およ
    び前記金属領域の前記被露出部分にボンディング・ワイ
    ヤ（２０）を付着して、前記の高電圧入力信号を受け取
    る段階；によって構成されることを特徴とする方法。
  4. 【請求項４】 前記成形段階が、前記パッシベーション
    層を円形にエッチングする段階を含む請求項３記載の方
    法。
JP6302661A 1993-11-16 1994-11-14 円形の被露出領域を有するボンディング・パッドとその方法 Pending JPH07183325A (ja)

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US5424245A (en) * 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
US5495667A (en) * 1994-11-07 1996-03-05 Micron Technology, Inc. Method for forming contact pins for semiconductor dice and interconnects
US5731243A (en) * 1995-09-05 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cleaning residue on a semiconductor wafer bonding pad
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US5618320A (en) * 1996-05-14 1997-04-08 Chevron Chemical Company Aromatic esters of polyalkylphenoxyalkanols and fuel compositions containing the same
US5877037A (en) * 1996-07-22 1999-03-02 The Whitaker Corporation Process for reducing bond resistance in semiconductor devices and circuits
EP0903780A3 (en) * 1997-09-19 1999-08-25 Texas Instruments Incorporated Method and apparatus for a wire bonded package for integrated circuits
JP3603296B2 (ja) * 1997-11-11 2004-12-22 ソニー株式会社 半導体装置の製造方法
US6108210A (en) * 1998-04-24 2000-08-22 Amerasia International Technology, Inc. Flip chip devices with flexible conductive adhesive
US6320269B1 (en) * 1999-05-03 2001-11-20 Taiwan Semiconductor Manufacturing Company Method for preparing a semiconductor wafer to receive a protective tape
US6274397B1 (en) 1999-06-01 2001-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Method to preserve the testing chip for package's quality
WO2002045164A2 (en) 2000-12-01 2002-06-06 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US7161239B2 (en) 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US20020079572A1 (en) 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6853070B2 (en) 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
US7259448B2 (en) 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US7245500B2 (en) * 2002-02-01 2007-07-17 Broadcom Corporation Ball grid array package with stepped stiffener layer
US6825108B2 (en) 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US6861750B2 (en) 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6876553B2 (en) * 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7411281B2 (en) 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7786591B2 (en) * 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7952834B2 (en) * 2008-02-22 2011-05-31 Seagate Technology Llc Flex circuit assembly with thermal energy dissipation
US8669777B2 (en) 2010-10-27 2014-03-11 Seagate Technology Llc Assessing connection joint coverage between a device and a printed circuit board
DE102018105462A1 (de) * 2018-03-09 2019-09-12 Infineon Technologies Ag Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6015957A (ja) * 1983-07-08 1985-01-26 Oki Electric Ind Co Ltd 半導体装置
JPS60257551A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置
US4827326A (en) * 1987-11-02 1989-05-02 Motorola, Inc. Integrated circuit having polyimide/metal passivation layer and method of manufacture using metal lift-off
JPH0212950A (ja) * 1988-06-30 1990-01-17 Toshiba Corp 半導体装置
US5244833A (en) * 1989-07-26 1993-09-14 International Business Machines Corporation Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
US5266446A (en) * 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
US5242864A (en) * 1992-06-05 1993-09-07 Intel Corporation Polyimide process for protecting integrated circuits

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