JPS60242643A - 電子部品の配線 - Google Patents
電子部品の配線Info
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- JPS60242643A JPS60242643A JP5589385A JP5589385A JPS60242643A JP S60242643 A JPS60242643 A JP S60242643A JP 5589385 A JP5589385 A JP 5589385A JP 5589385 A JP5589385 A JP 5589385A JP S60242643 A JPS60242643 A JP S60242643A
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- JP
- Japan
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- wiring
- semiconductor
- electrode
- electrode wirings
- electrode wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トランジスタ、ＩＣなど電子部品の配線の設
計方法に関する。
計方法に関する。
従来、電子部品たとえば半導体ＩＣの電極配布は、ダイ
オードやトランジスタなどの半導体素子が設けられてい
る半導体基板上にアルミニウム真空蒸着とフォトエツチ
ング技術を用いて形成され、その表面を絶縁膜によって
表面保護しているのが一般的である。
オードやトランジスタなどの半導体素子が設けられてい
る半導体基板上にアルミニウム真空蒸着とフォトエツチ
ング技術を用いて形成され、その表面を絶縁膜によって
表面保護しているのが一般的である。
しかしながら、従来のこの種の電極配線は、それを表面
保護している酸化シリコン膜やリンシリケートガラス膜
などの表面保護膜にクラックを発生させ、信頼度を低下
させている。これは、特に、ポンディングパッド部など
の配線面積が大きく、しかもコーナ部の多い個所に多発
していることにより、電極配線の各コーナにアルミニウ
ム配線と表面保護膜との熱膨張係数差によるストレス（
応力集中）が生じ、そのストレスの突破口として表面保
護膜のクランクという現象が生ずるものと考えられる、 そこで、本発明は、この種の現象にともなう表面保護膜
のクラックを防止し、もって高信頼度のデバイスを得る
新規な電極配線を提供することを目的とするものである
。
保護している酸化シリコン膜やリンシリケートガラス膜
などの表面保護膜にクラックを発生させ、信頼度を低下
させている。これは、特に、ポンディングパッド部など
の配線面積が大きく、しかもコーナ部の多い個所に多発
していることにより、電極配線の各コーナにアルミニウ
ム配線と表面保護膜との熱膨張係数差によるストレス（
応力集中）が生じ、そのストレスの突破口として表面保
護膜のクランクという現象が生ずるものと考えられる、 そこで、本発明は、この種の現象にともなう表面保護膜
のクラックを防止し、もって高信頼度のデバイスを得る
新規な電極配線を提供することを目的とするものである
。
このような目的を達成するために、本発明は、半導体基
体（シリコン等の半導体基板）と、その主表面に形成さ
れた複数の半導体素子と上記複数の半導体素子間又は外
部端子と上記複数の半導体素子間を電気的に接続するた
めに、上記半導体基体上に絶縁膜を介して設けられた配
線層（電極配線）と上記配線層および上記絶縁膜上に形
成されたクラックを生じ易い保護膜とよりなる半導体集
積回路装置の設計方法において、上記配線層をバターニ
ングする為の転写用マスク・パターンとして上記配線の
コーナ部に対応する平面パターンが多角形状又は円形状
の平面パターンを用いることを特徴とする半導体集積回
路装置の設計方法、以下、本発明の一実施例である半導
体ＩＣの電極配線を図面を参照しながら詳述する。
体（シリコン等の半導体基板）と、その主表面に形成さ
れた複数の半導体素子と上記複数の半導体素子間又は外
部端子と上記複数の半導体素子間を電気的に接続するた
めに、上記半導体基体上に絶縁膜を介して設けられた配
線層（電極配線）と上記配線層および上記絶縁膜上に形
成されたクラックを生じ易い保護膜とよりなる半導体集
積回路装置の設計方法において、上記配線層をバターニ
ングする為の転写用マスク・パターンとして上記配線の
コーナ部に対応する平面パターンが多角形状又は円形状
の平面パターンを用いることを特徴とする半導体集積回
路装置の設計方法、以下、本発明の一実施例である半導
体ＩＣの電極配線を図面を参照しながら詳述する。
第１図は、本発明の一実施例である半導体ＩＣの電極配
線を示す平面図であり、第２図は第１図ニオケるＡＡ′
矢視断面図である。同図において、１はシリコン等の半
導体基板でダイオードやトランジスタ等の半導体素子が
数多く設けられているものである。２は、酸化シリコン
膜等のフィールド絶縁膜で半導体基板１表面を被覆して
、素子表面を安定化しているものである。３は、本発明
の特徴である平面パターンを有するアルミニウム電極配
線で、半導体基板に設けられている半導体素子からフィ
ールド絶縁膜における電極用窓を通してオーミックコン
タクトされている配線部３ａと、外部リードに金属細線
を介して相互接続する際、１金属細線をボンディングす
るポンディングパッド電極部３ｂとから構成されている
ものである。なお、図中、２点鎖線は表面保護膜である
パッシベーション膜あるいはそれに穿設されているボン
デインク用窓を示すものである。
線を示す平面図であり、第２図は第１図ニオケるＡＡ′
矢視断面図である。同図において、１はシリコン等の半
導体基板でダイオードやトランジスタ等の半導体素子が
数多く設けられているものである。２は、酸化シリコン
膜等のフィールド絶縁膜で半導体基板１表面を被覆して
、素子表面を安定化しているものである。３は、本発明
の特徴である平面パターンを有するアルミニウム電極配
線で、半導体基板に設けられている半導体素子からフィ
ールド絶縁膜における電極用窓を通してオーミックコン
タクトされている配線部３ａと、外部リードに金属細線
を介して相互接続する際、１金属細線をボンディングす
るポンディングパッド電極部３ｂとから構成されている
ものである。なお、図中、２点鎖線は表面保護膜である
パッシベーション膜あるいはそれに穿設されているボン
デインク用窓を示すものである。
そして、本発明にかかる半導体ＩＣの電極配線３は、そ
の平面形状において、各コーナ部をできるだけゆるやか
な稜線を描く（稜角が鈍角となる）ヨウに、多角形状と
しておる。これは、ポンディングパッド電極部３ｂ等の
広面積領域のみが、上述したような多角形状のものとし
、配線幅の小さい配線部３ａは俤来通りのコーナ部のよ
うに稜角が直角であるようにした態様とすることもでき
るまた、電極配線３のコーナ各部を円形状のものとした
態様とするごともできる。゛ この種の電極配線３は、公知のアルミニウム真空蒸着と
フォトエツチング技術を用いて製作することができる。
の平面形状において、各コーナ部をできるだけゆるやか
な稜線を描く（稜角が鈍角となる）ヨウに、多角形状と
しておる。これは、ポンディングパッド電極部３ｂ等の
広面積領域のみが、上述したような多角形状のものとし
、配線幅の小さい配線部３ａは俤来通りのコーナ部のよ
うに稜角が直角であるようにした態様とすることもでき
るまた、電極配線３のコーナ各部を円形状のものとした
態様とするごともできる。゛ この種の電極配線３は、公知のアルミニウム真空蒸着と
フォトエツチング技術を用いて製作することができる。
その場合、従来と異なる点は、電極配線パターンを形成
するフォトエツチング工程に使用するフォトマスクパタ
ーンのみである。フォトマスクを形成する際、その電極
配線パターンにおけるコーナ部を多角形状にすることは
容易であるが、円形状のものとすることは現状の７オト
リソ技術からみて、問題が生ずる場合は、可及的に円形
状に近い多角形状のものにして行なえばよい。
するフォトエツチング工程に使用するフォトマスクパタ
ーンのみである。フォトマスクを形成する際、その電極
配線パターンにおけるコーナ部を多角形状にすることは
容易であるが、円形状のものとすることは現状の７オト
リソ技術からみて、問題が生ずる場合は、可及的に円形
状に近い多角形状のものにして行なえばよい。
上述したように、本発明にかかる半導体ＩＣの電極配線
３は、そのコーナ部が多角形状または円形状のものであ
るため、この電極配線３とこれを表面保護しているパッ
シベーション膜との熱膨張係数差によるストレスが、電
極配線３のコーナ部に集中することがなくストレス集中
の分散が生じ、上記パッシベーション膜のこの種のスト
レスによるクラック等の破損が防止できるものである。
３は、そのコーナ部が多角形状または円形状のものであ
るため、この電極配線３とこれを表面保護しているパッ
シベーション膜との熱膨張係数差によるストレスが、電
極配線３のコーナ部に集中することがなくストレス集中
の分散が生じ、上記パッシベーション膜のこの種のスト
レスによるクラック等の破損が防止できるものである。
そのため１本発明にかかるデバイスは、表面保護効果の
千金なパッシベーション膜によって電極配線および半導
体基体に設けられている半導体素子を被覆できるため、
特性劣化や不良事故の発生等がない高信頼度のものであ
る。
千金なパッシベーション膜によって電極配線および半導
体基体に設けられている半導体素子を被覆できるため、
特性劣化や不良事故の発生等がない高信頼度のものであ
る。
本発明は、上述した実施例に限定されず、ダイオード、
トランジスタ、サイリスタ等のディスクリート素子、バ
イポーラＩＣ，ＭＩＳＩＣ、ハイブリッドＩＣ等のＩＣ
など種々の態様の電子部品における電極配線に適用でき
、その電極配線材料もアルミニウム、シリコン入りアル
ミニウム、金等を使用している耐食性配線材料としたも
のに適用できる。
トランジスタ、サイリスタ等のディスクリート素子、バ
イポーラＩＣ，ＭＩＳＩＣ、ハイブリッドＩＣ等のＩＣ
など種々の態様の電子部品における電極配線に適用でき
、その電極配線材料もアルミニウム、シリコン入りアル
ミニウム、金等を使用している耐食性配線材料としたも
のに適用できる。
第１図は、本発明お一実施例である半導体ＩＣの電極配
線を示す平面図、第２図は第１図におけるＡＡ矢視断面
図である。 １・・・素子が設けられている半導体基体、２・・・フ
イールド絶縁膜、３・・・電極配線、３ａ・・・電極配
線３における配線部、３ｂ−電極配線３におけるパッド
部。 代理人 弁理士 小 川 勝 男６−゛第 １ 図
線を示す平面図、第２図は第１図におけるＡＡ矢視断面
図である。 １・・・素子が設けられている半導体基体、２・・・フ
イールド絶縁膜、３・・・電極配線、３ａ・・・電極配
線３における配線部、３ｂ−電極配線３におけるパッド
部。 代理人 弁理士 小 川 勝 男６−゛第 １ 図
Claims (1)
- 【特許請求の範囲】 １、（ａ）半導体基体と （ｂ）その主表面に形成された複数の半導体素子と（Ｃ
）上記検数の半導体素子間又は外部端子と上記複数の半
導体素子間を電気的に接続するために、上記半導体基体
上に絶縁膜を介して設けられた配線層と （ｄ）上記配線層および上記絶縁膜上に形成されたクラ
ックを生じ易い保護膜とよりなる半導体集積回路装置の
設計方法において、上記配線層をパターニングする為の
転写用マスク・パターンとして上記配線のコーナ部に対
応する平面パターンが多角形状又は円形状の平面パター
ンを用いると七を特徴とする半導体集積回路装置の設計
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5589385A JPS60242643A (ja) | 1985-03-22 | 1985-03-22 | 電子部品の配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5589385A JPS60242643A (ja) | 1985-03-22 | 1985-03-22 | 電子部品の配線 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4995277A Division JPS53135585A (en) | 1977-05-02 | 1977-05-02 | Wiring for electronic components |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242643A true JPS60242643A (ja) | 1985-12-02 |
Family
ID=13011790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5589385A Pending JPS60242643A (ja) | 1985-03-22 | 1985-03-22 | 電子部品の配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343346A (ja) * | 1986-08-08 | 1988-02-24 | Fujitsu Ltd | 半導体集積回路装置 |
| EP0541405A1 (en) * | 1991-11-07 | 1993-05-12 | Samsung Electronics Co. Ltd. | Bond pad for semiconductor device |
| EP0702407A3 (en) * | 1989-11-10 | 1997-01-29 | Toshiba Kk | Conductor pattern of a semiconductor integrated circuit arrangement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156608A (ja) * | 1984-08-24 | 1986-03-22 | 松下電工株式会社 | カウンタの接続構造 |
-
1985
- 1985-03-22 JP JP5589385A patent/JPS60242643A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156608A (ja) * | 1984-08-24 | 1986-03-22 | 松下電工株式会社 | カウンタの接続構造 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343346A (ja) * | 1986-08-08 | 1988-02-24 | Fujitsu Ltd | 半導体集積回路装置 |
| EP0702407A3 (en) * | 1989-11-10 | 1997-01-29 | Toshiba Kk | Conductor pattern of a semiconductor integrated circuit arrangement |
| USRE37059E1 (en) | 1989-11-10 | 2001-02-20 | Kabushiki Kaisha Toshiba | Wiring pattern of semiconductor integrated circuit device |
| EP0541405A1 (en) * | 1991-11-07 | 1993-05-12 | Samsung Electronics Co. Ltd. | Bond pad for semiconductor device |
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