JPS61255039A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPS61255039A JPS61255039A JP60097377A JP9737785A JPS61255039A JP S61255039 A JPS61255039 A JP S61255039A JP 60097377 A JP60097377 A JP 60097377A JP 9737785 A JP9737785 A JP 9737785A JP S61255039 A JPS61255039 A JP S61255039A
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- wiring pattern
- corner parts
- pattern
- corner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
主ｌ上皇程且分昼
この発明は、半導体素子に関し、その配線パターンの平
面視形状に特徴を有する。
面視形状に特徴を有する。
従来夏技孟
集積回路などの半導体素子においては、基板上に形成さ
れた例えばトランジスタ、抵抗、キャパシタンスとして
機能する各領域がパターンエツチングされた金属層より
なる配線パターン（素子外部へのワイヤ配線のためのポ
ンディングパッドを含む。）で適宜接続されて電子回路
が構成されている。そしてこのパターンエツチングにも
基板上への各領域の形成と同様に周知のフォトリソグラ
フィー技術が用いられ、そのマスクパターンは、ＣＡ
Ｄ （ｃｏｍｐｕｔｅｒ ａｉｄｅｄ ｄｅｓｉｇｎ
）装置で設計されるが、容量値あるいは配線抵抗値など
の計算を容易にするため大小の矩形を組み合わせて構成
するのが通例である。
れた例えばトランジスタ、抵抗、キャパシタンスとして
機能する各領域がパターンエツチングされた金属層より
なる配線パターン（素子外部へのワイヤ配線のためのポ
ンディングパッドを含む。）で適宜接続されて電子回路
が構成されている。そしてこのパターンエツチングにも
基板上への各領域の形成と同様に周知のフォトリソグラ
フィー技術が用いられ、そのマスクパターンは、ＣＡ
Ｄ （ｃｏｍｐｕｔｅｒ ａｉｄｅｄ ｄｅｓｉｇｎ
）装置で設計されるが、容量値あるいは配線抵抗値など
の計算を容易にするため大小の矩形を組み合わせて構成
するのが通例である。
また近年、素子内部の集積密度を高めるため配線パター
ンも微細かつ再現性よく形成する必要があり、このため
金属層のパターンエツチングには、等方性エツチングに
かえて反応性イオンエツチングやプラズマエツチングな
どの異方性エツチングが多用される。
ンも微細かつ再現性よく形成する必要があり、このため
金属層のパターンエツチングには、等方性エツチングに
かえて反応性イオンエツチングやプラズマエツチングな
どの異方性エツチングが多用される。
このようにして配線パターンが形成された素子の表面に
は、防湿を主目的とするシリケートガラスあるいは窒化
膜などによる保護膜が設けられる。
は、防湿を主目的とするシリケートガラスあるいは窒化
膜などによる保護膜が設けられる。
Ｂ＜°ゝ占
従来の半導体素子をリードフレームに固着し樹脂モール
ド工程を経て組み上げた半導体装置には耐久テストが施
されるが、ここで不良となったものの原因を追求した結
果、配線パターンの形状に起因して保護膜にクラックが
発生していることが判明した。即ち、上述のように異方
性エツチングにより形成された配線パターンは０．５〜
Ｉμｍ程度の厚みがあるが、その側面は基板に対し垂直
な面あるいは上縁が張り出た逆テーパー状の面となる。
ド工程を経て組み上げた半導体装置には耐久テストが施
されるが、ここで不良となったものの原因を追求した結
果、配線パターンの形状に起因して保護膜にクラックが
発生していることが判明した。即ち、上述のように異方
性エツチングにより形成された配線パターンは０．５〜
Ｉμｍ程度の厚みがあるが、その側面は基板に対し垂直
な面あるいは上縁が張り出た逆テーパー状の面となる。
加えて、マスクパターンを矩形の組合わせで構成されて
いることから配線パターンを平面視したとき、各角部の
内角は９０度または２７０度を呈し、場合によってはリ
ソグラフィーにおける露光の干渉からコーナー部がさら
に突出した形状になることがある。したがってこのよう
に鋭いコーナー部を持つ配線パターンを形成した半導体
素子表面に保護膜を被着させると、保護膜の内部応力が
このコーナー部に集中し、保護膜のクラックを誘発して
いた。特にパターンの中で１００μｍ四方程度四方面な
面積を占める部分、例えばワイヤボンディング時の機械
的精度の関係から広面積が必要なポンディングパッド、
あるいは大容量キャパシタンスの電極等のコーナー部で
クランクの発生が起こりやすいことが判った。
いることから配線パターンを平面視したとき、各角部の
内角は９０度または２７０度を呈し、場合によってはリ
ソグラフィーにおける露光の干渉からコーナー部がさら
に突出した形状になることがある。したがってこのよう
に鋭いコーナー部を持つ配線パターンを形成した半導体
素子表面に保護膜を被着させると、保護膜の内部応力が
このコーナー部に集中し、保護膜のクラックを誘発して
いた。特にパターンの中で１００μｍ四方程度四方面な
面積を占める部分、例えばワイヤボンディング時の機械
的精度の関係から広面積が必要なポンディングパッド、
あるいは大容量キャパシタンスの電極等のコーナー部で
クランクの発生が起こりやすいことが判った。
この発明は半導体素子表面を覆う保護膜にタラワクが発
生するのを防ぎ、半導体素子の耐湿面での信頼性を高め
ることを目的とする。
生するのを防ぎ、半導体素子の耐湿面での信頼性を高め
ることを目的とする。
。 占 ２ るた の
半導体素子における配線パターンを、平面視形状におけ
る周縁のコーナー部について、その内角を鈍角に、また
は円弧状になるよう形成した。
る周縁のコーナー部について、その内角を鈍角に、また
は円弧状になるよう形成した。
作徂
配線パターンのコーナー部が保護膜に対して線接触ある
いは面接触となるので、コーナー部への保護膜の内部応
力の集中及びコーナー部での保護膜の膜厚の減少が避け
られる。
いは面接触となるので、コーナー部への保護膜の内部応
力の集中及びコーナー部での保護膜の膜厚の減少が避け
られる。
災胤皿
第１図は本発明に係る半導体素子の一部を示す部分斜視
図であるが図を簡単にするため図中破線で囲まれたいわ
ゆるボンディングエリアを除いて表面を覆う保護膜は省
略しである。
図であるが図を簡単にするため図中破線で囲まれたいわ
ゆるボンディングエリアを除いて表面を覆う保護膜は省
略しである。
半導体素子１は、トランジスタ等の機能領域（図示せず
）が形成され且つ機能領域形成工程で生じた表面段差が
ステップカバレッジを良好にするために形成した斜面２
ａで連なった基板２と、各機能領域を結ぶ配線パターン
３、及びこれら表面を覆う保護膜とで構成され、外部へ
の電気的接続はボンディングワイヤ４を介して行われる
。
）が形成され且つ機能領域形成工程で生じた表面段差が
ステップカバレッジを良好にするために形成した斜面２
ａで連なった基板２と、各機能領域を結ぶ配線パターン
３、及びこれら表面を覆う保護膜とで構成され、外部へ
の電気的接続はボンディングワイヤ４を介して行われる
。
同図において配線パターン３は機能領域から導出された
配線リード部１１とこれに連続したポンディングパッド
１２によりなり第２図ｔａ）に示すように平面視形状に
おける周縁のコーナー部具体的には凸状コーナー部１３
ａ及び凹状コーナー部１３ｂにおいてその内角θａ、θ
ｂはそれぞれ１３５度と２２５度の鈍角になっている。
配線リード部１１とこれに連続したポンディングパッド
１２によりなり第２図ｔａ）に示すように平面視形状に
おける周縁のコーナー部具体的には凸状コーナー部１３
ａ及び凹状コーナー部１３ｂにおいてその内角θａ、θ
ｂはそれぞれ１３５度と２２５度の鈍角になっている。
このようす配線パターン３の平面視形状はエツチング用
マスクパターンの設計変更で容易に実現できるが、本実
施例の場合は配線パターン３が層厚約１μ蒙のＡ１より
なるとき一辺長しが１００μｍ四方程度四方面積部にお
いてもその端部よりＬ１＝５μｍ以上の範囲について４
５度の面取り形状としコーナー部内角が鈍角になるよう
にすればこの上を膜厚１μｍの窒化膜の保護膜でＣＶＤ
法により被覆してもクラックの発生が起こらないことが
確かめられた。
マスクパターンの設計変更で容易に実現できるが、本実
施例の場合は配線パターン３が層厚約１μ蒙のＡ１より
なるとき一辺長しが１００μｍ四方程度四方面積部にお
いてもその端部よりＬ１＝５μｍ以上の範囲について４
５度の面取り形状としコーナー部内角が鈍角になるよう
にすればこの上を膜厚１μｍの窒化膜の保護膜でＣＶＤ
法により被覆してもクラックの発生が起こらないことが
確かめられた。
なお、本実施例では配線パターン３の側面視上縁部１４
は第２図（ｂ）のように等方性及び異方性エンチングを
適宜組合わせて形成した傾斜面となっているので、保護
膜とのステップカバレッジが良好となる。
は第２図（ｂ）のように等方性及び異方性エンチングを
適宜組合わせて形成した傾斜面となっているので、保護
膜とのステップカバレッジが良好となる。
また本発明の他の実施例を示す平面図の第３図のように
配線パターン３の平面視形状における周縁の凸状コーナ
ー部２３ａ及び凹状コーナー部２３ｂは円弧状に形成し
ても保護膜の内部応力の集中を緩和できる。
配線パターン３の平面視形状における周縁の凸状コーナ
ー部２３ａ及び凹状コーナー部２３ｂは円弧状に形成し
ても保護膜の内部応力の集中を緩和できる。
以上のような保護膜のクラック防止のための配線パター
ン形状への配慮、即ち周縁コーナー部の鈍化はパターン
の全体について行っても、クランクの発生しゃすい長尺
部、広面積部についてのみ行っても良い。
ン形状への配慮、即ち周縁コーナー部の鈍化はパターン
の全体について行っても、クランクの発生しゃすい長尺
部、広面積部についてのみ行っても良い。
Ａ皿亘遡且
この発明によれば、半導体素子の高密度化に伴い基板平
面に対し急峻な側面を呈する配線パターンを形成した半
導体素子表面を保護膜で覆っても保護膜の内部応力が配
線パターンを平面視したときの周縁コーナー部に一点集
中しないので保護膜のクランク発生がなくなり、その結
果、半導体素子の耐湿性に関し高い信頼性を得ることが
できる・
面に対し急峻な側面を呈する配線パターンを形成した半
導体素子表面を保護膜で覆っても保護膜の内部応力が配
線パターンを平面視したときの周縁コーナー部に一点集
中しないので保護膜のクランク発生がなくなり、その結
果、半導体素子の耐湿性に関し高い信頼性を得ることが
できる・
第１図はこの発明に係る半導体素子の要部を示す斜視説
明図、第２図（ａ）は配線パターン３のポンディングパ
ッド１２付近の平面図、第２図（ｂ）は配線パターン３
のポンディングパッド１２の側面図、第３図はこの発明
に係る半導体素子の他の実施例を示す平面図。 ２・・・配線パターン １３ａ ・・・凸状コーナー部 １３ｂ ・・・凹状コーナー部。
明図、第２図（ａ）は配線パターン３のポンディングパ
ッド１２付近の平面図、第２図（ｂ）は配線パターン３
のポンディングパッド１２の側面図、第３図はこの発明
に係る半導体素子の他の実施例を示す平面図。 ２・・・配線パターン １３ａ ・・・凸状コーナー部 １３ｂ ・・・凹状コーナー部。
Claims (1)
- （１）平面視形状においてその周縁のコーナー部を鈍化
した配線パターンを形成した基板上を保護膜で覆ったこ
とを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097377A JPS61255039A (ja) | 1985-05-07 | 1985-05-07 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097377A JPS61255039A (ja) | 1985-05-07 | 1985-05-07 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255039A true JPS61255039A (ja) | 1986-11-12 |
Family
ID=14190818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097377A Pending JPS61255039A (ja) | 1985-05-07 | 1985-05-07 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255039A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1454339A1 (en) * | 2001-11-21 | 2004-09-08 | GENERAL SEMICONDUCTOR, Inc. | An integrated circuit resistant to the formation of cracks in a passivation layer |
| US7525190B2 (en) | 1998-05-19 | 2009-04-28 | Ibiden Co., Ltd. | Printed wiring board with wiring pattern having narrow width portion |
| JP2016195286A (ja) * | 2010-01-15 | 2016-11-17 | ローム株式会社 | 半導体装置 |
| JP2018139290A (ja) * | 2018-03-28 | 2018-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389688A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Semiconductor device |
| JPS53135585A (en) * | 1977-05-02 | 1978-11-27 | Hitachi Ltd | Wiring for electronic components |
-
1985
- 1985-05-07 JP JP60097377A patent/JPS61255039A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389688A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Semiconductor device |
| JPS53135585A (en) * | 1977-05-02 | 1978-11-27 | Hitachi Ltd | Wiring for electronic components |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525190B2 (en) | 1998-05-19 | 2009-04-28 | Ibiden Co., Ltd. | Printed wiring board with wiring pattern having narrow width portion |
| US8018046B2 (en) | 1998-05-19 | 2011-09-13 | Ibiden Co., Ltd. | Printed wiring board with notched conductive traces |
| US8629550B2 (en) | 1998-05-19 | 2014-01-14 | Ibiden Co., Ltd. | Printed wiring board with crossing wiring pattern |
| EP1454339A1 (en) * | 2001-11-21 | 2004-09-08 | GENERAL SEMICONDUCTOR, Inc. | An integrated circuit resistant to the formation of cracks in a passivation layer |
| JP2005533367A (ja) * | 2001-11-21 | 2005-11-04 | ゼネラル セミコンダクター，インク． | パッシベーション層のクラックの発生を防止した集積回路 |
| EP1454339A4 (en) * | 2001-11-21 | 2009-04-01 | Gen Semiconductor Inc | OPPOSITE THE FORMATION OF CRASH IN A PASSIVATION LAYER RESISTANT INTEGRATED CIRCUIT |
| JP2010147498A (ja) * | 2001-11-21 | 2010-07-01 | General Semiconductor Inc | パッシベーション層のクラックの発生を防止した集積回路の製造方法 |
| JP2016195286A (ja) * | 2010-01-15 | 2016-11-17 | ローム株式会社 | 半導体装置 |
| JP2018139290A (ja) * | 2018-03-28 | 2018-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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