JPS5966147A - 多層配線の製造方法 - Google Patents
多層配線の製造方法Info
- Publication number
- JPS5966147A JPS5966147A JP17616882A JP17616882A JPS5966147A JP S5966147 A JPS5966147 A JP S5966147A JP 17616882 A JP17616882 A JP 17616882A JP 17616882 A JP17616882 A JP 17616882A JP S5966147 A JPS5966147 A JP S5966147A
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- JP
- Japan
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- insulating film
- wiring
- wirings
- forming
- hole
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層配線の製造方法の改良に関する゛もので
ある。
ある。
従来、多層配線構造全方する半導体装置の下部配線と上
部配線とを結ぶスルーホール（ＴｈｒｏｕｇｈＨｏｌｅ
）、１ｔｒｉ、前記半導体装置の基板に形成場れた拡
散層と該拡散層に接続される上部配線とを結ぶコンタク
トホール（Ｃｏｎｔａｃｔ Ｈｏ１ｅ ）等に、前記配
線間に形成された絶縁膜にエツチングすることによって
形成していたつ近来の前記エツチングの方法としては、
等方性のウエソ）（Ｗｅｔ）エツチングとドライ（Ｄｒ
ｙ ）エツチングによる方法かあった。
部配線とを結ぶスルーホール（ＴｈｒｏｕｇｈＨｏｌｅ
）、１ｔｒｉ、前記半導体装置の基板に形成場れた拡
散層と該拡散層に接続される上部配線とを結ぶコンタク
トホール（Ｃｏｎｔａｃｔ Ｈｏ１ｅ ）等に、前記配
線間に形成された絶縁膜にエツチングすることによって
形成していたつ近来の前記エツチングの方法としては、
等方性のウエソ）（Ｗｅｔ）エツチングとドライ（Ｄｒ
ｙ ）エツチングによる方法かあった。
しかしながら、例えば、スルーホール全形成する場合、
ウェットエツチングではスルーホールの完成寸法が犬き
くなり集積化が困灘であり、Ｉｔ。
ウェットエツチングではスルーホールの完成寸法が犬き
くなり集積化が困灘であり、Ｉｔ。
ウェットエツチングの溶液が下部配線全侵蝕するという
欠点かｂつ次。１九、ドライエツチングでハ、前記スル
ーホール開口部か鋭い角部に形成δれて、この部分での
上部配線の被着が困難であるという欠点があった。
欠点かｂつ次。１九、ドライエツチングでハ、前記スル
ーホール開口部か鋭い角部に形成δれて、この部分での
上部配線の被着が困難であるという欠点があった。
′！Ｅ左、下部配線に対して絶縁膜上の耐エツチングマ
スクがズレ音生じ、これによって下部配線部分にフレバ
ス段差部を発生する。この部分での上部配線の被着が極
めて困難であるという欠点があった。
スクがズレ音生じ、これによって下部配線部分にフレバ
ス段差部を発生する。この部分での上部配線の被着が極
めて困難であるという欠点があった。
本発明の目的は、前記欠点全除去し、各配線間全適確に
接続できる信頼性の高い接続孔ケ有し、かつ、集槓度會
向上することが可能な多層配線の製造方法を提供するこ
とにある。
接続できる信頼性の高い接続孔ケ有し、かつ、集槓度會
向上することが可能な多層配線の製造方法を提供するこ
とにある。
以下、実施例とともに本発明の詳細な説明する。
なお、全図において、同様の機能全有するものは同−Ｍ
ｅ号金付け、その説明の繰り返し全省略する。
ｅ号金付け、その説明の繰り返し全省略する。
第１図ＧＡ）〜（ｌは、不発明の一実施列會説明するた
めの各製造工程における半導体装置の断面図である。本
実施列は、半導体基板上ＶＣ下部配線と上部配嶽全Ｍす
る２層配線で、前記配勝′に接続するためのスルーホー
ルの形成について説明する。
めの各製造工程における半導体装置の断面図である。本
実施列は、半導体基板上ＶＣ下部配線と上部配嶽全Ｍす
る２層配線で、前記配勝′に接続するためのスルーホー
ルの形成について説明する。
第１図りにおいて、半導体基板１に拡散層などの半導体
素子（図示していない）全形成し、それと同時または七
の前後に半導体基板ｌ上［列えば二酸化シリコン（５ｉ
Ｏｉ ）より成る絶縁膜２をクリえは３５００Ｘ様度の
埠烙で形成する。この絶縁膜２上にアルミニウム（Ａ４
）のｉｔ層目の下部配線３を形成する。前記下部配線３
は、例えは厚さ全豹１μｍに形成し、４μｎＬ程度の幅
を有して紙面の垂直方向に形成きｎている。ｓｉＪ記下
部配置装Ｍ３とじては、多結晶シリコン、金等の配ｆｉ
ｉ拐料でも良い。前す己工程の後に、二酸化シリコンの
絶縁膜４を例えば２，５μｍ程度のＮ場で形成する。こ
の絶縁膜４の膜材料とじては、ナイトライド（Ｓ１３０
４ ）や保護膜として用いられるリンガラスでも良い。
素子（図示していない）全形成し、それと同時または七
の前後に半導体基板ｌ上［列えば二酸化シリコン（５ｉ
Ｏｉ ）より成る絶縁膜２をクリえは３５００Ｘ様度の
埠烙で形成する。この絶縁膜２上にアルミニウム（Ａ４
）のｉｔ層目の下部配線３を形成する。前記下部配線３
は、例えは厚さ全豹１μｍに形成し、４μｎＬ程度の幅
を有して紙面の垂直方向に形成きｎている。ｓｉＪ記下
部配置装Ｍ３とじては、多結晶シリコン、金等の配ｆｉ
ｉ拐料でも良い。前す己工程の後に、二酸化シリコンの
絶縁膜４を例えば２，５μｍ程度のＮ場で形成する。こ
の絶縁膜４の膜材料とじては、ナイトライド（Ｓ１３０
４ ）や保護膜として用いられるリンガラスでも良い。
前記工程の後に、第１層目の下部配線３上の絶縁膜４に
電気的接続のためのスルーホール５を異方性のドライエ
ツチングによって下部配線３１で形成する。このスルー
ホールの直径は、列えば３μｍ程度である。前ｄ己ドラ
イエツチングは化学的なものｔ用するｎｉｚ物理的また
は両方の組合せでもよい。
電気的接続のためのスルーホール５を異方性のドライエ
ツチングによって下部配線３１で形成する。このスルー
ホールの直径は、列えば３μｍ程度である。前ｄ己ドラ
イエツチングは化学的なものｔ用するｎｉｚ物理的また
は両方の組合せでもよい。
第１図（Ａ）ＶＣ示す工程の後に、第１図（Ｂ）に示す
工うに、プレーナ型バイアススパッタ技術によって全面
に前記絶縁膜２と同様の絶縁膜６全約１．５μｍの厚芒
でデポジションする。＠記プレーナ型バイアススパッタ
技術ハ、Ｐ２縁膜６葡デポジションするが、同時に、ア
ルゴン（Ａｒ）カス等の雰囲気中でグロー放電全発生き
せる。こｆ′ＬＶｃよってアルゴンイオン（Ａｒ＋）が
発生し、エツチング作用を生じる。このエツチング作用
はスルーホール５の開口部（角部分）７に特に著しく、
同図に示す工うにテーパ状に形成ちれる。
工うに、プレーナ型バイアススパッタ技術によって全面
に前記絶縁膜２と同様の絶縁膜６全約１．５μｍの厚芒
でデポジションする。＠記プレーナ型バイアススパッタ
技術ハ、Ｐ２縁膜６葡デポジションするが、同時に、ア
ルゴン（Ａｒ）カス等の雰囲気中でグロー放電全発生き
せる。こｆ′ＬＶｃよってアルゴンイオン（Ａｒ＋）が
発生し、エツチング作用を生じる。このエツチング作用
はスルーホール５の開口部（角部分）７に特に著しく、
同図に示す工うにテーパ状に形成ちれる。
第１図（Ｂ）に示す工程の後に、第１図（０）に示す工
うに、異方性のドライエツチングによって全面を均一に
エツチングし、前記プレーナ型バイアススパッタ技術に
工ってデポジションさｎた絶縁膜６を除去する。この工
ａＫ↓９、前記スルーホール５の開口部７は、鋭い角部
分か除去δｎて鋭さの低減した開口部８になる。この後
に、第を図（Ｄ）に示すように、アルミニウムの第２層
目の上部記載９を形成し、この上部配ｆｌ！９上に二酸
化シリコン。
うに、異方性のドライエツチングによって全面を均一に
エツチングし、前記プレーナ型バイアススパッタ技術に
工ってデポジションさｎた絶縁膜６を除去する。この工
ａＫ↓９、前記スルーホール５の開口部７は、鋭い角部
分か除去δｎて鋭さの低減した開口部８になる。この後
に、第を図（Ｄ）に示すように、アルミニウムの第２層
目の上部記載９を形成し、この上部配ｆｌ！９上に二酸
化シリコン。
ナイトライドまたはリンガラス等の絶縁膜１０を形成す
る。前記上部配線９はアルミニウム配線を用い友か、前
記下部配線３と同様に他の材料音用いてもよい。
る。前記上部配線９はアルミニウム配線を用い友か、前
記下部配線３と同様に他の材料音用いてもよい。
なお、本発明ｒよ、前記実施汐１ｌｖｃ限定でれること
なくその要旨會に更しない範囲において種々変更し得る
Ｃ１！：は勿論でおる。列えば、前記実施列に、スルー
ホールについて述ベアｃｙ：ｒ；、コンタクトホールも
同様にして形成袋れる。１π、前記実施列は２層配線に
ついて述べたが、３層以上の多層配線でもよい。
なくその要旨會に更しない範囲において種々変更し得る
Ｃ１！：は勿論でおる。列えば、前記実施列に、スルー
ホールについて述ベアｃｙ：ｒ；、コンタクトホールも
同様にして形成袋れる。１π、前記実施列は２層配線に
ついて述べたが、３層以上の多層配線でもよい。
以上説明したように、本発明の！！！造方法によれば、
スルーホール、コンタクトホールの開口部か５０°程度
の傾剥？有する。従って、上部配＃拐料の＠、海性か同
上する。
スルーホール、コンタクトホールの開口部か５０°程度
の傾剥？有する。従って、上部配＃拐料の＠、海性か同
上する。
！た、ウェットエツチングに、そのエツチング量か増大
するとスルーホール、コンタクトホールの精度か低下す
る。しかし、不発明μ、ウェットエツチングを使用しな
いため、スルーホールの寸法奮容易に、かつ、精度よく
制御できる。
するとスルーホール、コンタクトホールの精度か低下す
る。しかし、不発明μ、ウェットエツチングを使用しな
いため、スルーホールの寸法奮容易に、かつ、精度よく
制御できる。
ＬＬ下部配線とスルーホールのズレによって生じるフレ
バス段差部においても、第２図に示すように、下部配線
と上部配線の被着性全同上させることができる。
バス段差部においても、第２図に示すように、下部配線
と上部配線の被着性全同上させることができる。
第２図は、前記実施列がフレパス段差部を発生したとき
のの各配線間の接続状態を示す図である。
のの各配線間の接続状態を示す図である。
第２図において、１１は接続ズレであｐ１耐エツチング
マスクのズレにより下部配＃ｉ１３に対してスルーホー
ル５がズしたものである。しかしながら、スルーホール
５の開口部に５０°程度の傾剥角が形成δれており、第
２図に示すように、上部配線９の被着性が良く下部配線
３に適確に接続されている。従って、フレバス段差部を
発生しても上部舵＃Ｉ９の被着性が低減することはない
。
マスクのズレにより下部配＃ｉ１３に対してスルーホー
ル５がズしたものである。しかしながら、スルーホール
５の開口部に５０°程度の傾剥角が形成δれており、第
２図に示すように、上部配線９の被着性が良く下部配線
３に適確に接続されている。従って、フレバス段差部を
発生しても上部舵＃Ｉ９の被着性が低減することはない
。
第１図体）〜Φ）に、本発明の一実施列を説明するため
の各工程における半導体装置の断面を示す図、第２図は
、前記実施９１ｊの効果？説明するπめの図である。 １・・・半導体基板、２．４．６．１０・・・絶縁膜、
３・・・下部配線、５・・・スルーホール、７，８・・
・開口部、９・・・上部配線、１０・・・接続ズレ。 代理人 弁“理士 薄 １）利 辛・−′−１゛ンｊ：
、’；、ｉ、−，’：・・ ′り４Ｉ 第 １ 図 第 １ 図 第 ２ 図 ／ｊ
の各工程における半導体装置の断面を示す図、第２図は
、前記実施９１ｊの効果？説明するπめの図である。 １・・・半導体基板、２．４．６．１０・・・絶縁膜、
３・・・下部配線、５・・・スルーホール、７，８・・
・開口部、９・・・上部配線、１０・・・接続ズレ。 代理人 弁“理士 薄 １）利 辛・−′−１゛ンｊ：
、’；、ｉ、−，’：・・ ′り４Ｉ 第 １ 図 第 １ 図 第 ２ 図 ／ｊ
Claims (1)
- 【特許請求の範囲】 １ 基板上に第１配線を形成する工程と、第１配線上に
第１絶縁膜を形成する工程と、第１配線上の第１絶縁欣
にテーパ状の導通孔全形成する工程と、第１配線と接続
するように第１絶縁膜上に第２配線ヲ形成する工程とか
らなることを特徴とした多層配線の製造方法。 ２、基板上に第１配線全形成する王権と、第１配線上に
第１絶縁膜を形成する工程と、第１配線上の第１絶縁膜
にテーパ状の導通孔を形成する工程と、第１配醐と接続
するように第１絶縁膜上に第２配給全形成する工程とか
らなる多層配線の製造方法であって、前記テーパー状の
導通孔げ、前記第１配悔上の第１絶縁腹にドライエツチ
ングで第１配線と後に形成される第２配線との導通孔を
形成し、プレーナ型バイアススパッタ技術によって第２
絶縁膜を形成し、該第２絶縁膜をドライエツチングで除
去することに裏って形成することｔ特徴とした多層配線
の成造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17616882A JPS5966147A (ja) | 1982-10-08 | 1982-10-08 | 多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17616882A JPS5966147A (ja) | 1982-10-08 | 1982-10-08 | 多層配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5966147A true JPS5966147A (ja) | 1984-04-14 |
Family
ID=16008847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17616882A Pending JPS5966147A (ja) | 1982-10-08 | 1982-10-08 | 多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966147A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826786A (en) * | 1985-10-03 | 1989-05-02 | Bull, S.A. | Method for forming a multilayered metal network for bonding components of a high-density integrated circuit, and integrated circuit produced thereby |
| US4906592A (en) * | 1985-10-03 | 1990-03-06 | Bull S.A. | Method for forming a multilayered metal network for bonding components of a high-density integrated circuit using a spin on glass layer |
| US5162261A (en) * | 1990-12-05 | 1992-11-10 | Texas Instruments Incorporated | Method of forming a via having sloped sidewalls |
| US5641703A (en) * | 1991-07-25 | 1997-06-24 | Massachusetts Institute Of Technology | Voltage programmable links for integrated circuits |
-
1982
- 1982-10-08 JP JP17616882A patent/JPS5966147A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826786A (en) * | 1985-10-03 | 1989-05-02 | Bull, S.A. | Method for forming a multilayered metal network for bonding components of a high-density integrated circuit, and integrated circuit produced thereby |
| US4906592A (en) * | 1985-10-03 | 1990-03-06 | Bull S.A. | Method for forming a multilayered metal network for bonding components of a high-density integrated circuit using a spin on glass layer |
| US5162261A (en) * | 1990-12-05 | 1992-11-10 | Texas Instruments Incorporated | Method of forming a via having sloped sidewalls |
| US5641703A (en) * | 1991-07-25 | 1997-06-24 | Massachusetts Institute Of Technology | Voltage programmable links for integrated circuits |
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