JPS62247549A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62247549A JPS62247549A JP9091586A JP9091586A JPS62247549A JP S62247549 A JPS62247549 A JP S62247549A JP 9091586 A JP9091586 A JP 9091586A JP 9091586 A JP9091586 A JP 9091586A JP S62247549 A JPS62247549 A JP S62247549A
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- Japan
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- wiring metal
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- Pending
Links
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関するもので、特
に多層配線構造を有する集積回路に関するものである。
に多層配線構造を有する集積回路に関するものである。
従来の多層配線構造の形成方法を第３図（ａＬ （ｂ）
明に用いる各図では、簡略化のためにトランジスタ領域
等は図示を省略して示しである。
明に用いる各図では、簡略化のためにトランジスタ領域
等は図示を省略して示しである。
すなわち、第３図（ａＬ （ｂｌにおいて、１は基板、
２は前記基板１上に形成された絶縁膜、３は前記絶縁膜
２上に所定のパターンで形成された下層配線金属、４は
層間絶縁膜、５は前記下層配線金属３上に形成されたス
ルーホールで、この上く形成される上層配線金属６との
コンタクトをとるためのものである。
２は前記基板１上に形成された絶縁膜、３は前記絶縁膜
２上に所定のパターンで形成された下層配線金属、４は
層間絶縁膜、５は前記下層配線金属３上に形成されたス
ルーホールで、この上く形成される上層配線金属６との
コンタクトをとるためのものである。
このよう忙、下層配線金属３上にスルーホール５を開孔
しようとする場合、スルーホール５は下層配線金属３の
幅内に開孔していた。
しようとする場合、スルーホール５は下層配線金属３の
幅内に開孔していた。
上記のようなスルーホール５の形成では、下層配線金属
３間の最小スペース間隔は第３図＜ｂ）に示す幅αで規
定されることとなり、実際の下層配線金属３間のスペー
スは幅αより広い幅βとなり、結果として下層配線金属
３間のライン／スペース間隔（ピッチ）は幅γとなり、
高集積化の大きなこの方法に変わるものとして、第４図
（ａ）、 （ｂ）に示すような提案がなされている。す
なわち、下層配線金属３の幅より大きくスルーホール５
を開孔し、下層配線金属３の幅を太らすことなく、多層
配線構造を形成するものである。
３間の最小スペース間隔は第３図＜ｂ）に示す幅αで規
定されることとなり、実際の下層配線金属３間のスペー
スは幅αより広い幅βとなり、結果として下層配線金属
３間のライン／スペース間隔（ピッチ）は幅γとなり、
高集積化の大きなこの方法に変わるものとして、第４図
（ａ）、 （ｂ）に示すような提案がなされている。す
なわち、下層配線金属３の幅より大きくスルーホール５
を開孔し、下層配線金属３の幅を太らすことなく、多層
配線構造を形成するものである。
しかしながら、この方法ではスルーホール５で（ぼみが
発生することとなり、結果として上層配線金属６のカバ
レージの低下を招き、断線部分９が発生することとなる
。さらＫは、上層配線金属６をスルーホール５より細く
した時、露出した下層配線金属３の一部が上層配線金属
６とともにエツチングされてしまう（エツチング部分１
００発生）という問題点があった。
発生することとなり、結果として上層配線金属６のカバ
レージの低下を招き、断線部分９が発生することとなる
。さらＫは、上層配線金属６をスルーホール５より細く
した時、露出した下層配線金属３の一部が上層配線金属
６とともにエツチングされてしまう（エツチング部分１
００発生）という問題点があった。
この発明は、上述のような問題点を解決するためになさ
れたもので、配線ピッチを損なうことなく、かつ下層配
線金属の断線を発生させることなく、スルーホールを開
孔することを目的゛とするものである。
れたもので、配線ピッチを損なうことなく、かつ下層配
線金属の断線を発生させることなく、スルーホールを開
孔することを目的゛とするものである。
この発明に係る半導体＊ｉｉの製造方法は、スルーホー
ルを下層配線金属より大きく開孔した後、回転塗布法に
より５ＯＧ（Ｓｐｉｍ Ｏｎ Ｇｌａｓｓ ）膜を全
面に形成し、その後、全面にわたりＳＯＧ膜をわずかに
エツチング除去して下層配線金属面を露出せしめ、スル
ーホール部分と下層配線金属のすぎ間を平たんにし、か
つ下層配線金属の一部を保護する膜を残すようにしたも
のである。
ルを下層配線金属より大きく開孔した後、回転塗布法に
より５ＯＧ（Ｓｐｉｍ Ｏｎ Ｇｌａｓｓ ）膜を全
面に形成し、その後、全面にわたりＳＯＧ膜をわずかに
エツチング除去して下層配線金属面を露出せしめ、スル
ーホール部分と下層配線金属のすぎ間を平たんにし、か
つ下層配線金属の一部を保護する膜を残すようにしたも
のである。
この発明においては、ＳＯＧ膜でスルーホールの下層配
線金属とのすき間が埋められ、また下層配線金属面の一
部がＳＯＧ膜で保護されることから、上、下層配線金属
の断線が防止される。
線金属とのすき間が埋められ、また下層配線金属面の一
部がＳＯＧ膜で保護されることから、上、下層配線金属
の断線が防止される。
第１図（ａ）〜（ｄ）、第２図（ａ）〜（ｄ）はこの発
明の半導体装置の製造方法の一実施例を示す工程断面図
で、第１図（ａ）〜（ｄ）は第４図（ｂ）のＡ−に断面
に相当し、第２図（ａ）〜（ｄ）は同じ＜Ｂ−Ｂ’断面
に相当するものである。
明の半導体装置の製造方法の一実施例を示す工程断面図
で、第１図（ａ）〜（ｄ）は第４図（ｂ）のＡ−に断面
に相当し、第２図（ａ）〜（ｄ）は同じ＜Ｂ−Ｂ’断面
に相当するものである。
まず、従来方法と同一方法によりスルーホール５を下層
配線金属３より太き（開孔する（第１図（ａ）、第２図
＜ａ） ）、次に、全面ＫＳＯＧ膜７を形成する（第１
図（ｂ）、第２図（ｂＪ ）。この時、下層配線金属３
とスルーホール５部分のすき間と、段差部分には厚いＳ
ＯＧ膜７が形成される。次に、 ５ＯＧＩＩＩ７全面を
わずかに、すなわち下層配線金属３面が露出するように
エラ牛ングする。エツチングは弗酸系の溶液でも、プラ
ズマガスによるエツチングでもよい。わずかにエツチン
グすることＫより、下層配線金属３のスルーホール５の
コンタクト部分のＳＯＧ膜７は除去され、下層配線金属
３とスルーホール５部分のすき間と、スルーホール５部
分のエツジ部分８のＳＯＧ膜７は残される（第１図（Ｃ
）、第２図（Ｃ））。その後、通常どおり上層配線金属
６を形成することにより、第４図の配線構造のままで上
層配線金属６は平たん部く形成されることになり、断線
を抑制することができ、かつ上層配線金）ｊｉ６とスル
ーホール５部′分のすき間（第２図（ｄＪ ”）もＳＯ
Ｇ膜Ｔにより保護されているため、上層配線金属６のエ
ツチング時に下層配線金属３がエツチングされることも
ない。
配線金属３より太き（開孔する（第１図（ａ）、第２図
＜ａ） ）、次に、全面ＫＳＯＧ膜７を形成する（第１
図（ｂ）、第２図（ｂＪ ）。この時、下層配線金属３
とスルーホール５部分のすき間と、段差部分には厚いＳ
ＯＧ膜７が形成される。次に、 ５ＯＧＩＩＩ７全面を
わずかに、すなわち下層配線金属３面が露出するように
エラ牛ングする。エツチングは弗酸系の溶液でも、プラ
ズマガスによるエツチングでもよい。わずかにエツチン
グすることＫより、下層配線金属３のスルーホール５の
コンタクト部分のＳＯＧ膜７は除去され、下層配線金属
３とスルーホール５部分のすき間と、スルーホール５部
分のエツジ部分８のＳＯＧ膜７は残される（第１図（Ｃ
）、第２図（Ｃ））。その後、通常どおり上層配線金属
６を形成することにより、第４図の配線構造のままで上
層配線金属６は平たん部く形成されることになり、断線
を抑制することができ、かつ上層配線金）ｊｉ６とスル
ーホール５部′分のすき間（第２図（ｄＪ ”）もＳＯ
Ｇ膜Ｔにより保護されているため、上層配線金属６のエ
ツチング時に下層配線金属３がエツチングされることも
ない。
なお、上記実施例では、２層配線構造の場合について説
明したが、多層配線構造においても同様に適用できる。
明したが、多層配線構造においても同様に適用できる。
また上記実施例におけるＳＯＧ膜７は熱処理を施しても
、施さなくても同様の効果が得られ、かつＳＯＧ膜Ｔ中
に任意の不純物を導入することもできる。
、施さなくても同様の効果が得られ、かつＳＯＧ膜Ｔ中
に任意の不純物を導入することもできる。
この発明は以上説明したとおり、基板上く形成された下
層配線金属の線幅より大きいスルーホールを開孔後、全
面に回転塗布法により絶縁膜を塗布する工程、前記絶縁
膜全面をエツチングして下層配線金属面を露出せしめ、
スルーホールの下層配線金属とのすき間を埋め込むとと
もに、下層配線金属上のエツジ部分く絶縁膜を残す工程
、下層配線金属上に上層配線金属を形成する工程とから
なるので、上、下層配線金属の断線が防止され、高集積
、高信頼の多層配線構造を得ることができる利点がある
。
層配線金属の線幅より大きいスルーホールを開孔後、全
面に回転塗布法により絶縁膜を塗布する工程、前記絶縁
膜全面をエツチングして下層配線金属面を露出せしめ、
スルーホールの下層配線金属とのすき間を埋め込むとと
もに、下層配線金属上のエツジ部分く絶縁膜を残す工程
、下層配線金属上に上層配線金属を形成する工程とから
なるので、上、下層配線金属の断線が防止され、高集積
、高信頼の多層配線構造を得ることができる利点がある
。
第１図（ａ）〜（ｄ）、第２図（ａ）〜（ｄ）はこの発
明ノ半導体装置の製造方法の一実施例を示す工程断面図
、第３図（ａ）、 （ｂ）および第４図（ａ）、 （ｂ
）は従来の多層配線構造の形成方法を説明する図で、各
（８７図は断面図、各（ｂ）図は配線パターンの平面図
である。 図において、１は基板、３は下層配線金属、４は眉間絶
縁膜、５はスルーホール、６は上層配線金属、７はＳＯ
Ｇ膜である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 ぺ 第３図 手続補正書（自発） １．事件の表示 特願昭８１−９０９１５号２、発
明の名称 半導体装置の製造方法３、補正をする者 代表者志岐守哉 ４゜代理人 ５、補正の対象 図面 ６、補正の内容 第１図（ｃ）、（ｄ） 、第２図（ｄ）、第４図（ａ）
、（ｂ）をそれぞれ別紙のように補正する。 以上 第１図 第２図
明ノ半導体装置の製造方法の一実施例を示す工程断面図
、第３図（ａ）、 （ｂ）および第４図（ａ）、 （ｂ
）は従来の多層配線構造の形成方法を説明する図で、各
（８７図は断面図、各（ｂ）図は配線パターンの平面図
である。 図において、１は基板、３は下層配線金属、４は眉間絶
縁膜、５はスルーホール、６は上層配線金属、７はＳＯ
Ｇ膜である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 ぺ 第３図 手続補正書（自発） １．事件の表示 特願昭８１−９０９１５号２、発
明の名称 半導体装置の製造方法３、補正をする者 代表者志岐守哉 ４゜代理人 ５、補正の対象 図面 ６、補正の内容 第１図（ｃ）、（ｄ） 、第２図（ｄ）、第４図（ａ）
、（ｂ）をそれぞれ別紙のように補正する。 以上 第１図 第２図
Claims (1)
- 半導体装置の多層配線構造の製造方法において、下層
配線金属の線幅よりスルーホールを広く開孔する工程、
前記スルーホール開孔後、回転塗布法により全面に絶縁
膜を形成する工程、前記絶縁膜を全面にわたり前記下層
配線金属面が露出するようにエッチングする工程、前記
下層配線金属上に上層配線金属を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9091586A JPS62247549A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9091586A JPS62247549A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62247549A true JPS62247549A (ja) | 1987-10-28 |
Family
ID=14011714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9091586A Pending JPS62247549A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247549A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129443A (ja) * | 1987-11-14 | 1989-05-22 | Nec Yamagata Ltd | 多層配線構造の半導体装置の製造方法 |
| JPH01302750A (ja) * | 1988-05-30 | 1989-12-06 | Nec Corp | 半導体装置 |
| JPH01302751A (ja) * | 1988-05-30 | 1989-12-06 | Nec Corp | 半導体装置 |
| JPH0210838A (ja) * | 1988-03-30 | 1990-01-16 | Philips Gloeilampenfab:Nv | 電子装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543847A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Forming method of multilayer interconnection |
| JPS6065548A (ja) * | 1983-09-20 | 1985-04-15 | Nippon Gakki Seizo Kk | 多層配線形成法 |
-
1986
- 1986-04-18 JP JP9091586A patent/JPS62247549A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543847A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Forming method of multilayer interconnection |
| JPS6065548A (ja) * | 1983-09-20 | 1985-04-15 | Nippon Gakki Seizo Kk | 多層配線形成法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129443A (ja) * | 1987-11-14 | 1989-05-22 | Nec Yamagata Ltd | 多層配線構造の半導体装置の製造方法 |
| JPH0210838A (ja) * | 1988-03-30 | 1990-01-16 | Philips Gloeilampenfab:Nv | 電子装置の製造方法 |
| JPH01302750A (ja) * | 1988-05-30 | 1989-12-06 | Nec Corp | 半導体装置 |
| JPH01302751A (ja) * | 1988-05-30 | 1989-12-06 | Nec Corp | 半導体装置 |
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