JPS60785B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS60785B2 JPS60785B2 JP50124087A JP12408775A JPS60785B2 JP S60785 B2 JPS60785 B2 JP S60785B2 JP 50124087 A JP50124087 A JP 50124087A JP 12408775 A JP12408775 A JP 12408775A JP S60785 B2 JPS60785 B2 JP S60785B2
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Description
【発明の詳細な説明】
本発明はＭＯＳ型半導体装置の製造方法に関するもので
ある。
ある。
従来のシリコンゲートＭＯＳ集積回路は一般に第１図Ａ
〜日に示す如く製造されるのであるが、図を追って説明
してゆくと、シリコン基板１上に選択的にシリコン酸化
膜パターン（以下、Ｓｉ０２パターンと記する）２を形
成し（同図Ａ）、ゲ−ト酸化膜３を生成する（同図Ｂ）
。
〜日に示す如く製造されるのであるが、図を追って説明
してゆくと、シリコン基板１上に選択的にシリコン酸化
膜パターン（以下、Ｓｉ０２パターンと記する）２を形
成し（同図Ａ）、ゲ−ト酸化膜３を生成する（同図Ｂ）
。
次に多結晶シリコン膜４をシリコン基板１の全面に生成
したのち（同図Ｃ）、ホトェッチングにより多結晶シリ
コンパターン５を形成して（同図○）、上記多給晶シリ
コンパターン５をエッチングマスクとして、たとえば弗
化水素酸系のエッチング液により上記ゲート酸化膜３の
露出部６をエッチングオフし、ゲート酸化膜パターン７
を得る（同図Ｅ）。次に適当な不純物をシリコン基板１
拡散して、ソース、ドレィン領域８，９を形成し（同図
Ｆ）、シランの熱分解によるＣＶＤ法にてシリコン酸化
膜１０をシリコン基板１の上部に生成し（同図Ｇ）、そ
の後多層記線用金属電極パターン（以下、Ａと配線パタ
ーンと称する）１１をシリコン酸化膜１０上に形成して
完了となる（同図Ｈ）。このような従来の工程において
問題となるのは同図Ｅの工程である。すなわち工程Ｄに
おいて多結晶シリコンパターン５を形成したあと、工程
Ｅにおいて上記ゲート酸化膜３の露出部６をエッチング
オフして、ゲート酸化膜パターン７を得るのであるが、
この時上記ゲート酸化膜３の膜厚は１０００〜２０００
Ａであるで、深さ方向と同程度に横方向、つまり上記多
結晶シリンコンパターン５の下にまでエッチングが及ん
でしまうのである。ところで、シリコンゲートＭＯＳ集
積回路においては、例えば工程日に示すように多結晶シ
リコンパターン５と、Ａク配線パターン１ １がＣＶＤ
シリコン酸化膜１０を介して多層配線構造で交叉するよ
うに設計されるために、上述の工程Ｂが原因となって次
のような問題点が発生する。第１の問題点‘ま、多結晶
シリコンパターン段部でのＡ〆配線の断線。
したのち（同図Ｃ）、ホトェッチングにより多結晶シリ
コンパターン５を形成して（同図○）、上記多給晶シリ
コンパターン５をエッチングマスクとして、たとえば弗
化水素酸系のエッチング液により上記ゲート酸化膜３の
露出部６をエッチングオフし、ゲート酸化膜パターン７
を得る（同図Ｅ）。次に適当な不純物をシリコン基板１
拡散して、ソース、ドレィン領域８，９を形成し（同図
Ｆ）、シランの熱分解によるＣＶＤ法にてシリコン酸化
膜１０をシリコン基板１の上部に生成し（同図Ｇ）、そ
の後多層記線用金属電極パターン（以下、Ａと配線パタ
ーンと称する）１１をシリコン酸化膜１０上に形成して
完了となる（同図Ｈ）。このような従来の工程において
問題となるのは同図Ｅの工程である。すなわち工程Ｄに
おいて多結晶シリコンパターン５を形成したあと、工程
Ｅにおいて上記ゲート酸化膜３の露出部６をエッチング
オフして、ゲート酸化膜パターン７を得るのであるが、
この時上記ゲート酸化膜３の膜厚は１０００〜２０００
Ａであるで、深さ方向と同程度に横方向、つまり上記多
結晶シリンコンパターン５の下にまでエッチングが及ん
でしまうのである。ところで、シリコンゲートＭＯＳ集
積回路においては、例えば工程日に示すように多結晶シ
リコンパターン５と、Ａク配線パターン１ １がＣＶＤ
シリコン酸化膜１０を介して多層配線構造で交叉するよ
うに設計されるために、上述の工程Ｂが原因となって次
のような問題点が発生する。第１の問題点‘ま、多結晶
シリコンパターン段部でのＡ〆配線の断線。
第２の問題点は、多結晶シリコンパターン段部での多結
晶シリコンパターンとＡク配線パターン間のりークであ
る。以上の大きな問題点について第２図Ａ，Ｂおよび第
３図Ａ，Ｂを参照して説明する。
晶シリコンパターンとＡク配線パターン間のりークであ
る。以上の大きな問題点について第２図Ａ，Ｂおよび第
３図Ａ，Ｂを参照して説明する。
第２図ＡはＭＯＳ集積回路のＭＯＳトランジスタ部分の
構造断面図、同図Ｂは同平面図であり、第３図ＡはＭＯ
Ｓ集積回路のフィールドオキサィド上での多結晶シリコ
ンパターンとＡそ配線パターンとの多層配線構造である
交叉部分の構造断面図、同図Ｂは同平面図である。まず
、第１の問題点については第２図Ａ，Ｂおよび第３図Ａ
，Ｂにおいて、多結晶シリコンパターン１２のパターン
エッジが垂直に近いためと、上記多結晶シリコンパター
ン１２下のゲート酸化膜パターン１３あるいは、フィー
ルドオキサィドパターン１３′が上記多結晶シリコンパ
ターン１２の幅よりせまくなっている。つまり上記多結
晶シリコンパターン１２がオーバーハングしているため
に、ＣＶＤシリコン酸化膜１４を生成する際、上記多結
晶シリコンパターン１２のオーバーハングしている部分
で、上記ＣＶＤシリコン酸化膜１４もオーバーハングす
る状態となる。この状態であると、上記ＣＶＤシリコン
酸化膜１４のエッジ部１５においてＡそ蒸着膜１６が異
常にうすくなるか、あるいは断線を生じることになる。
次に第２の問題についても、第２図Ａ，Ｂおよび第３図
Ａ，Ｂにおいて、やはりＣＶＤシリコン酸化膜１４のエ
ッジ部１５でのＣＶＤシリコン酸化膜１４の厚さがうす
くなりピンホールが生じ、上記多結晶シリコンパターン
１２と上記Ａそ配線パターン１６との間にリーク現象が
発生する。
構造断面図、同図Ｂは同平面図であり、第３図ＡはＭＯ
Ｓ集積回路のフィールドオキサィド上での多結晶シリコ
ンパターンとＡそ配線パターンとの多層配線構造である
交叉部分の構造断面図、同図Ｂは同平面図である。まず
、第１の問題点については第２図Ａ，Ｂおよび第３図Ａ
，Ｂにおいて、多結晶シリコンパターン１２のパターン
エッジが垂直に近いためと、上記多結晶シリコンパター
ン１２下のゲート酸化膜パターン１３あるいは、フィー
ルドオキサィドパターン１３′が上記多結晶シリコンパ
ターン１２の幅よりせまくなっている。つまり上記多結
晶シリコンパターン１２がオーバーハングしているため
に、ＣＶＤシリコン酸化膜１４を生成する際、上記多結
晶シリコンパターン１２のオーバーハングしている部分
で、上記ＣＶＤシリコン酸化膜１４もオーバーハングす
る状態となる。この状態であると、上記ＣＶＤシリコン
酸化膜１４のエッジ部１５においてＡそ蒸着膜１６が異
常にうすくなるか、あるいは断線を生じることになる。
次に第２の問題についても、第２図Ａ，Ｂおよび第３図
Ａ，Ｂにおいて、やはりＣＶＤシリコン酸化膜１４のエ
ッジ部１５でのＣＶＤシリコン酸化膜１４の厚さがうす
くなりピンホールが生じ、上記多結晶シリコンパターン
１２と上記Ａそ配線パターン１６との間にリーク現象が
発生する。
このように従来の製造方法では、Ａそ配線パターンの断
線及び多結晶シリコンパターンとＡク配線パターン間で
のりークが問題となり、特に集積度が高くなって多結晶
シリコンパターンとＡと配線パターンの交叉する数が多
くなればなるほどこの問題が重要な問題となってくる。
本発明はＭＯＳ型集積回路製造において、従来の問題点
であった、多結晶シリコン等のゲート領域パターンのエ
ッジ部でのＡそ等の電極配線パターンの断線、及び多結
晶シリコン等のゲート領域のパターンと配線電極パター
ン間のりークをなくして、半導体装置の信頼性および製
造上の歩蟹りを向上させることのできるＭＯＳ型半導体
装置の製造方法を提供することを目的としている。
線及び多結晶シリコンパターンとＡク配線パターン間で
のりークが問題となり、特に集積度が高くなって多結晶
シリコンパターンとＡと配線パターンの交叉する数が多
くなればなるほどこの問題が重要な問題となってくる。
本発明はＭＯＳ型集積回路製造において、従来の問題点
であった、多結晶シリコン等のゲート領域パターンのエ
ッジ部でのＡそ等の電極配線パターンの断線、及び多結
晶シリコン等のゲート領域のパターンと配線電極パター
ン間のりークをなくして、半導体装置の信頼性および製
造上の歩蟹りを向上させることのできるＭＯＳ型半導体
装置の製造方法を提供することを目的としている。
以下、図面とともに本発明のＭＯＳ型半導体装置の製造
方法について実施例に基づいて説明する。第４図Ａ〜Ｊ
は本発明のＭＯＳ型半導体装置の製造方法の一実施例を
示す製造工程断面図である。
方法について実施例に基づいて説明する。第４図Ａ〜Ｊ
は本発明のＭＯＳ型半導体装置の製造方法の一実施例を
示す製造工程断面図である。
まず、半導体基板としてのシリコン基板２１上に第１の
絶縁膜としてのゲート酸化膜２２を生成し、上記ゲート
酸化膜２２上に導電体膜としての多結晶シリコン膜２３
を生成する（同図Ａ）。
絶縁膜としてのゲート酸化膜２２を生成し、上記ゲート
酸化膜２２上に導電体膜としての多結晶シリコン膜２３
を生成する（同図Ａ）。
ついで上記多結晶シリコン膜２３上に多結晶シリコン膜
２３のエッチング液に耐える膜としてのＡそ膜２４を若
干厚く０．６〜２．０ミクロン蒸着し（同図Ｂ）、上記
Ａそ膜２４上の一部にホトレジストパターン２５を形成
する（同図Ｃ）。ついで上記ホトレジストパターン２５
をエッチングマスクとして上記Ａそ腰２４を、例えばリ
ン酸でエッチングオフしＡ〆膜パターン２６を得て（同
図Ｄ）、さらに上記Ａク膜パターン２６をエッチングマ
スクとして、例えばフレオンガスプラズマ法により上記
多結晶シリコン膜２３をエッチングオフして多結晶シリ
コンパターン２７を得る（同図Ｅ）。この時上記多結晶
シリコン膜２３を上記Ａ〆膜パターン２６に対して数ミ
クロンオーバーヱッチングして、オーバーハング現象を
作る。ついで上記ホトレジストパターン２５を除去する
とともに、上記多結晶シリコンパターン２７をエッチン
グマスクとして、例えば弗酸系エッチング液にて上記ゲ
ート酸化膜２２の一部をエッチングオフして上記シリコ
ン基板２１の一部２８，２９を露出出させ（同図Ｆ）、
ついで上記シリコン基板２１の露出された部分２８，２
９に不純物を拡散させるため、上記Ａク膜パターン２６
表面および上記露出された部分２８，２９上に不純物を
含む第２の絶縁膜としてのシリコン酸化膜（以下ドープ
ドＳｉ０２と称する）３０を、上記多結晶シリコンパタ
ーン２７と上記ゲート酸化膜２２とを合わせた膜厚と同
程度の厚さにＣＶＤ法により生成する（同図Ｇ）。
２３のエッチング液に耐える膜としてのＡそ膜２４を若
干厚く０．６〜２．０ミクロン蒸着し（同図Ｂ）、上記
Ａそ膜２４上の一部にホトレジストパターン２５を形成
する（同図Ｃ）。ついで上記ホトレジストパターン２５
をエッチングマスクとして上記Ａそ腰２４を、例えばリ
ン酸でエッチングオフしＡ〆膜パターン２６を得て（同
図Ｄ）、さらに上記Ａク膜パターン２６をエッチングマ
スクとして、例えばフレオンガスプラズマ法により上記
多結晶シリコン膜２３をエッチングオフして多結晶シリ
コンパターン２７を得る（同図Ｅ）。この時上記多結晶
シリコン膜２３を上記Ａ〆膜パターン２６に対して数ミ
クロンオーバーヱッチングして、オーバーハング現象を
作る。ついで上記ホトレジストパターン２５を除去する
とともに、上記多結晶シリコンパターン２７をエッチン
グマスクとして、例えば弗酸系エッチング液にて上記ゲ
ート酸化膜２２の一部をエッチングオフして上記シリコ
ン基板２１の一部２８，２９を露出出させ（同図Ｆ）、
ついで上記シリコン基板２１の露出された部分２８，２
９に不純物を拡散させるため、上記Ａク膜パターン２６
表面および上記露出された部分２８，２９上に不純物を
含む第２の絶縁膜としてのシリコン酸化膜（以下ドープ
ドＳｉ０２と称する）３０を、上記多結晶シリコンパタ
ーン２７と上記ゲート酸化膜２２とを合わせた膜厚と同
程度の厚さにＣＶＤ法により生成する（同図Ｇ）。
この時上記ドープドＳ０２膜３０は、上記Ａそ膜パター
ン２６が上記多結晶シリコンパターン２７に対して、数
ミクロンオーバーハングしているため、上記Ａそ膜パタ
ーン２６の側面３１にはほとんど成長しない。つづいて
適当なエッチング液、例えばリン酸で上記Ａ〆膜パター
ン２６をエッチングオフし、同時に上記Ａそ膜パターン
２６上の上記ドープドＳ０２腰３０の一部をリフトオフ
すると、上記多結晶シリコンパターン２７の表面と、残
された上記ドープドＳｉ０２膜３０の表面はほとんど同
一平面となる（同図Ｈ）。この状態でさらに全面に不純
物を含む第３の絶縁膜としてのドープドＳ０２膜３２を
生成し（同図１）、熱処理を施すことにより上記２つの
ドープドＳぬ２膜３０，３２から不純物を上記シリコン
基板１の露出された部分２８，２９と上記多結晶シリコ
ンパターン２７中に拡散させ、ソース領域３３，ドレィ
ン領域３４、ゲート領域３５を形成する（同図なお、多
結晶Ｓｉパターン２７への不純物拡散は、ドープドＳｉ
ぴ膜３２を用いる方法以外の不純導入方法を用いてもよ
い）。このあと表面に電極を配線することにより集積回
路が製作されるが、本発明によるＭＯＳ型半導体装置の
製造方法では、ゲート領域となる導電体膜が不純物を含
む絶縁膜で平担化されているため、表面に段差を生じて
いないので配線用の電極が断線したり、交叉して形成さ
れているゲート領域のパターンと配線用電極との間にリ
ーク現象は発生することはない。
ン２６が上記多結晶シリコンパターン２７に対して、数
ミクロンオーバーハングしているため、上記Ａそ膜パタ
ーン２６の側面３１にはほとんど成長しない。つづいて
適当なエッチング液、例えばリン酸で上記Ａ〆膜パター
ン２６をエッチングオフし、同時に上記Ａそ膜パターン
２６上の上記ドープドＳ０２腰３０の一部をリフトオフ
すると、上記多結晶シリコンパターン２７の表面と、残
された上記ドープドＳｉ０２膜３０の表面はほとんど同
一平面となる（同図Ｈ）。この状態でさらに全面に不純
物を含む第３の絶縁膜としてのドープドＳ０２膜３２を
生成し（同図１）、熱処理を施すことにより上記２つの
ドープドＳぬ２膜３０，３２から不純物を上記シリコン
基板１の露出された部分２８，２９と上記多結晶シリコ
ンパターン２７中に拡散させ、ソース領域３３，ドレィ
ン領域３４、ゲート領域３５を形成する（同図なお、多
結晶Ｓｉパターン２７への不純物拡散は、ドープドＳｉ
ぴ膜３２を用いる方法以外の不純導入方法を用いてもよ
い）。このあと表面に電極を配線することにより集積回
路が製作されるが、本発明によるＭＯＳ型半導体装置の
製造方法では、ゲート領域となる導電体膜が不純物を含
む絶縁膜で平担化されているため、表面に段差を生じて
いないので配線用の電極が断線したり、交叉して形成さ
れているゲート領域のパターンと配線用電極との間にリ
ーク現象は発生することはない。
なお本実施例では導電体膜として多結晶シリコンを用い
たが金属膜であっても本発明の効果を損なうことはない
。
たが金属膜であっても本発明の効果を損なうことはない
。
以上説明してきたように、本発明のＭＯＳ型半導体装置
の製造方法は、電極を配線する段階において、すでに導
電体膜のパターンと絶縁膜とが平坦化されているため、
導電体腰のパターン毅部での配線用電極の断線及び、配
線用電極の膜厚減少をなくすることが可能となり、また
導電体膜のパターン段部での導電体膜と配線用電極パタ
ーンとの間のりークをなくすることができるため、導電
体膜と配線用電極パターンとの交叉部の数が増大しても
リークにより歩略を低下させることがなくなり、シリコ
ンゲートＭＯＳ集積回路の製造においては特に顕著な効
果を発揮するものである。
の製造方法は、電極を配線する段階において、すでに導
電体膜のパターンと絶縁膜とが平坦化されているため、
導電体腰のパターン毅部での配線用電極の断線及び、配
線用電極の膜厚減少をなくすることが可能となり、また
導電体膜のパターン段部での導電体膜と配線用電極パタ
ーンとの間のりークをなくすることができるため、導電
体膜と配線用電極パターンとの交叉部の数が増大しても
リークにより歩略を低下させることがなくなり、シリコ
ンゲートＭＯＳ集積回路の製造においては特に顕著な効
果を発揮するものである。
さらに、本発明では金属膜を用いたりフトオフ法にてソ
ース、ドレィンの拡散源となる不純物を含む絶縁膜パタ
ーンを形成するめ、このパターン形成を容易に行うこと
ができ、ソース、ドレィン形式もセルフアラィンで容易
かつ正確に行うことが可能となる。
ース、ドレィンの拡散源となる不純物を含む絶縁膜パタ
ーンを形成するめ、このパターン形成を容易に行うこと
ができ、ソース、ドレィン形式もセルフアラィンで容易
かつ正確に行うことが可能となる。
第１図Ａ〜日はシリコンゲートＭＯＳトランジスタの従
来の製造工程断面図、第２図Ａ，Ｂおよび第３図Ａ，Ｂ
は従来の半導体装置の製造方法により生ずる問題点を示
す図、第４図Ａ〜Ｊは本発明のＭＯＳ型半導体装置の製
造方法の一実施例を示す製造工程断面図である。 ２１・・・シリコン基板、２２・・・ゲート酸化膜、２
３・・・多結晶シリコン膜、２４・・・Ａそ膜、２５…
ホトレジストパターン、３０，３２…ドープトＳ０２。 第３図第１図 第２図 第４図
来の製造工程断面図、第２図Ａ，Ｂおよび第３図Ａ，Ｂ
は従来の半導体装置の製造方法により生ずる問題点を示
す図、第４図Ａ〜Ｊは本発明のＭＯＳ型半導体装置の製
造方法の一実施例を示す製造工程断面図である。 ２１・・・シリコン基板、２２・・・ゲート酸化膜、２
３・・・多結晶シリコン膜、２４・・・Ａそ膜、２５…
ホトレジストパターン、３０，３２…ドープトＳ０２。 第３図第１図 第２図 第４図
Claims (1)
- １ 半導体基板上にゲート絶縁膜となる第１の絶縁膜と
ゲート電極膜と、前記ゲート電極膜のエツチング液に耐
食性を有する金属膜とをこの順に選択的に形成する工程
と、選択的に除去された前記エツチング液に耐食性を有
する金属膜をマスクとして前記ゲート電極膜を選択的に
除去する工程と、残された前記ゲート電極膜をマスクと
して前記第１の絶縁物を除去する工程と、前記半導体基
板表面に不純物を含む第２の絶縁膜を、前記ゲート電極
膜の厚さとほぼ同等の厚さに形成する工程と、前記エツ
チング液に耐食性を有する金属膜を除去した後前記第２
の絶縁膜より前記半導体基板中に不純物を拡散してソー
ス、ドレイン領域を形成する工程とを備えたことを特徴
とするＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50124087A JPS60785B2 (ja) | 1975-10-14 | 1975-10-14 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50124087A JPS60785B2 (ja) | 1975-10-14 | 1975-10-14 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5247685A JPS5247685A (en) | 1977-04-15 |
| JPS60785B2 true JPS60785B2 (ja) | 1985-01-10 |
Family
ID=14876593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50124087A Expired JPS60785B2 (ja) | 1975-10-14 | 1975-10-14 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247957A (ja) * | 1986-11-20 | 1988-10-14 | Matsushita Electric Ind Co Ltd | シヤツタ−のキズ軽減装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780718B2 (en) * | 1993-11-30 | 2004-08-24 | Stmicroelectronics, Inc. | Transistor structure and method for making same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49110276A (ja) * | 1973-02-21 | 1974-10-21 |
-
1975
- 1975-10-14 JP JP50124087A patent/JPS60785B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49110276A (ja) * | 1973-02-21 | 1974-10-21 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63247957A (ja) * | 1986-11-20 | 1988-10-14 | Matsushita Electric Ind Co Ltd | シヤツタ−のキズ軽減装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5247685A (en) | 1977-04-15 |
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