JPH03163828A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03163828A JPH03163828A JP30404489A JP30404489A JPH03163828A JP H03163828 A JPH03163828 A JP H03163828A JP 30404489 A JP30404489 A JP 30404489A JP 30404489 A JP30404489 A JP 30404489A JP H03163828 A JPH03163828 A JP H03163828A
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- wiring layer
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- wiring
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 84
- 239000011229 interlayer Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 24
- 239000000377 silicon dioxide Substances 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に３層以上の配線層を有
する半導体装置に関する。
する半導体装置に関する。
従来の半導体装置は第４図（ａ＞，（ｂ）に示すように
、第２の配線層３と第３の配線層４を接続するスルーホ
ール４直下を第１の配線層２の端部が横切っていたので
段差上にスルーホールが形戒されていた。
、第２の配線層３と第３の配線層４を接続するスルーホ
ール４直下を第１の配線層２の端部が横切っていたので
段差上にスルーホールが形戒されていた。
又、第５図に示すように、比較的せまい第１の配線層２
ａ，２ｂの間隙上にスルーホールが配置されていたので
第２の配線層と第３の配線層５の間の層間絶縁層の一部
にシリカフィルム１０の塗布膜を用いた場合、段差部に
シリカフィルムが溜りやすくなり、スルーホール４を形
成した時にスルーホール４の側壁にシリカフィルム１０
が露出していた。
ａ，２ｂの間隙上にスルーホールが配置されていたので
第２の配線層と第３の配線層５の間の層間絶縁層の一部
にシリカフィルム１０の塗布膜を用いた場合、段差部に
シリカフィルムが溜りやすくなり、スルーホール４を形
成した時にスルーホール４の側壁にシリカフィルム１０
が露出していた。
上述した従来の半導体装置は、２層目配線と３層目配線
を接続するスルーホール直下を１層目配線が横切ってい
る為スルーホール内に段差を生じ、スルーホール内で配
線の段差被覆性が悪化するという欠点がある。又、比較
的せまい１層目配線の間隙にスルーホールを配置してい
る場合、２層目配線層と３層目配線層の間に形成する絶
縁Ｉτ４の一部にシリカフィルム等の塗布膜を用いると
２層目配線の１層目配線間隙上のくぼみの部分にシリカ
フィルムが溜りやすくなり、スルーホール側壁にシリカ
フィルムが露出し、上下配線層のコンタクト不良が発生
するという問題点がある。
を接続するスルーホール直下を１層目配線が横切ってい
る為スルーホール内に段差を生じ、スルーホール内で配
線の段差被覆性が悪化するという欠点がある。又、比較
的せまい１層目配線の間隙にスルーホールを配置してい
る場合、２層目配線層と３層目配線層の間に形成する絶
縁Ｉτ４の一部にシリカフィルム等の塗布膜を用いると
２層目配線の１層目配線間隙上のくぼみの部分にシリカ
フィルムが溜りやすくなり、スルーホール側壁にシリカ
フィルムが露出し、上下配線層のコンタクト不良が発生
するという問題点がある。
本発明の目的はスルーホールに平坦性を持たせてスルー
ホールの配線の段差被覆性及びコンタクト不良を抑制し
た半導体装置を提供するごとにある。
ホールの配線の段差被覆性及びコンタクト不良を抑制し
た半導体装置を提供するごとにある。
本発明の半導体装置は、半導体基板上に設けた絶縁膜に
設けた第１の配線層と、前記第１の配線層上に第１の層
間絶縁膜を介して設けた第２の配線層と、前記第２の配
線層上に第２の層間絶縁膜を介して設けた第３の配線層
を設けた半導体装置において、前記第２の層間絶縁膜に
設けて前記第２の配線層と第３の配線層を接続するスル
ーホールと、前記スルーホールの直下に設けて前記スル
ーホール領域を含み且つ前記スルーホール領域よりも大
きい面積のパッド部を有する。
設けた第１の配線層と、前記第１の配線層上に第１の層
間絶縁膜を介して設けた第２の配線層と、前記第２の配
線層上に第２の層間絶縁膜を介して設けた第３の配線層
を設けた半導体装置において、前記第２の層間絶縁膜に
設けて前記第２の配線層と第３の配線層を接続するスル
ーホールと、前記スルーホールの直下に設けて前記スル
ーホール領域を含み且つ前記スルーホール領域よりも大
きい面積のパッド部を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の平面図である。
第１図に示すように、従来例と同様にして半導体基板上
に設けた絶縁膜の上にパッド部１を有する多結晶シリコ
ン層からなる第１の配線層２を設け、配線層２を含む表
面に設けた第１の層間絶縁膜を介してパッド部１を含む
領域上に第２の配線層３を設ける。次に、配線層３を含
む表面に第２の層間絶縁膜形成し、パッド部１の領域内
の配線層２の上の第２の層間絶縁膜にスルーホール４を
設け、第２の層間絶縁膜の上にスルーホール４の配線層
３と接続する第３の配線ｗＪ５を設ける。
に設けた絶縁膜の上にパッド部１を有する多結晶シリコ
ン層からなる第１の配線層２を設け、配線層２を含む表
面に設けた第１の層間絶縁膜を介してパッド部１を含む
領域上に第２の配線層３を設ける。次に、配線層３を含
む表面に第２の層間絶縁膜形成し、パッド部１の領域内
の配線層２の上の第２の層間絶縁膜にスルーホール４を
設け、第２の層間絶縁膜の上にスルーホール４の配線層
３と接続する第３の配線ｗＪ５を設ける。
第２図は本発明の第２の実施例の平面図である。
第２図に示すように、パッド部１を有する配線層２の代
りに第１の配線層の形成工程と同一工程で形成する多結
晶シリコン層６を設けた以外は第１の実施例と同じ構成
を有している。
りに第１の配線層の形成工程と同一工程で形成する多結
晶シリコン層６を設けた以外は第１の実施例と同じ構成
を有している。
第３図（ａ＞，（ｂ），（ｃ）は本発明の第３の実施例
の平面図及びＡ−Ａ′線断面図並びにＢ−Ｂ’線断面図
である。
の平面図及びＡ−Ａ′線断面図並びにＢ−Ｂ’線断面図
である。
第３図（ａ）〜（ｃ）に示すように、シリコン基板７の
上に設けた酸化シリコン膜８の上に多結晶シリコン層か
らなりバット部１を有する第１の配線層２ａ及びバット
部１に近接して配線層２ａと平行に設けた配線層２ｂを
設ける。次に、配線層２ａ，２ｂを含む表面に第１の層
間絶縁膜９を設け、パッド部１を含む領域上の層間絶縁
膜９の上に配線層２ａ，２ｂと交差する第２の配線層３
を設ける。次に、第２の配線層３を含む表面にシリカフ
ィルム１０を塗布して表面を平滑化する。
上に設けた酸化シリコン膜８の上に多結晶シリコン層か
らなりバット部１を有する第１の配線層２ａ及びバット
部１に近接して配線層２ａと平行に設けた配線層２ｂを
設ける。次に、配線層２ａ，２ｂを含む表面に第１の層
間絶縁膜９を設け、パッド部１を含む領域上の層間絶縁
膜９の上に配線層２ａ，２ｂと交差する第２の配線層３
を設ける。次に、第２の配線層３を含む表面にシリカフ
ィルム１０を塗布して表面を平滑化する。
次に、表面に第２のＪＷ間絶縁１１１１を説（・Ｌバッ
ド１の領域上の層間絶縁膜１１にスルーホール４５ を設け、スルーホール４の配線層３と接続する第３の配
線層５を設ける。
ド１の領域上の層間絶縁膜１１にスルーホール４５ を設け、スルーホール４の配線層３と接続する第３の配
線層５を設ける。
このように配線層３と配線層らを接続するスルーホール
４をパッド部１の上に設けることにより、スルーホール
のシリカフィルムを露出させることをＩＵｊ止し、上下
配線層のコンタク１〜の確実性を向上させる。
４をパッド部１の上に設けることにより、スルーホール
のシリカフィルムを露出させることをＩＵｊ止し、上下
配線層のコンタク１〜の確実性を向上させる。
なお、配線層２の多結晶シリコン層の代りにアルミニウ
ム層を用いても良い。
ム層を用いても良い。
以上説明したように本発明は、少なくとも３層の配線層
を有する半導体装置において、第２の配線層と第３の配
線層を接続するスルーホール直下に、スルーホール領域
を含み且つスルーホール領域より大きい面積のパッド部
を有する配線層を有することにより、スルーホール部の
段差の低減および第２の配線層と第３の配線層の間の絶
縁膜の一部にシリカフィルム等の塗布膜を用いた場合の
スルーホール側壁へのシリカフィルムの露出を防止し、
上下層配線間のコンタクトを向上させると６ いう効果を有する。
を有する半導体装置において、第２の配線層と第３の配
線層を接続するスルーホール直下に、スルーホール領域
を含み且つスルーホール領域より大きい面積のパッド部
を有する配線層を有することにより、スルーホール部の
段差の低減および第２の配線層と第３の配線層の間の絶
縁膜の一部にシリカフィルム等の塗布膜を用いた場合の
スルーホール側壁へのシリカフィルムの露出を防止し、
上下層配線間のコンタクトを向上させると６ いう効果を有する。
第１図及び第２図は本発明の第１及び第２の実施例の平
面図、第３図（ａ），（ｂ），（ｃ）は本発明の第３の
実施例を示す平面国及びＡＡ′線断面図、並びにＢ−Ｂ
’線断面図、第４図（ａ），（ｂ）は従来の半導体装置
の第１の例の平面図及びｃ−ｃ’線断面図、第５図（ａ
），（ｂ）．（Ｃ）は従来の半導体装置の第２の例の平
面図及びＤ−Ｄ’線断面図並びにＥ−Ｅ’線断面図であ
る。 １・・・パッド部、２．３・・・配線層、４・・・スル
ーホール、５・・・配線層、６・・・多結晶シリコン層
、７・・・シリコン基板、８・・・酸化シリコン膜、９
・・・層間絶縁膜、１０・・・シリカフィルム、１１・
・・層間絶縁膜。
面図、第３図（ａ），（ｂ），（ｃ）は本発明の第３の
実施例を示す平面国及びＡＡ′線断面図、並びにＢ−Ｂ
’線断面図、第４図（ａ），（ｂ）は従来の半導体装置
の第１の例の平面図及びｃ−ｃ’線断面図、第５図（ａ
），（ｂ）．（Ｃ）は従来の半導体装置の第２の例の平
面図及びＤ−Ｄ’線断面図並びにＥ−Ｅ’線断面図であ
る。 １・・・パッド部、２．３・・・配線層、４・・・スル
ーホール、５・・・配線層、６・・・多結晶シリコン層
、７・・・シリコン基板、８・・・酸化シリコン膜、９
・・・層間絶縁膜、１０・・・シリカフィルム、１１・
・・層間絶縁膜。
Claims (1)
- 半導体基板上に設けた絶縁膜に設けた第１の配線層と、
前記第１の配線層上に第１の層間絶縁膜を介して設けた
第２の配線層と、前記第２の配線層上に第２の層間絶縁
膜を介して設けた第３の配線層を設けた半導体装置にお
いて、前記第２の層間絶縁膜に設けて前記第２の配線層
と第３の配線層を接続するスルーホールと、前記スルー
ホールの直下に設けて前記スルーホール領域を含み且つ
前記スルーホール領域よりも大きい面積のパッド部を有
する前記第１の配線層を有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30404489A JPH03163828A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30404489A JPH03163828A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03163828A true JPH03163828A (ja) | 1991-07-15 |
Family
ID=17928374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30404489A Pending JPH03163828A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03163828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1722415A2 (en) * | 2005-05-11 | 2006-11-15 | Samsung SDI Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2012195592A (ja) * | 2005-05-13 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1989
- 1989-11-21 JP JP30404489A patent/JPH03163828A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1722415A2 (en) * | 2005-05-11 | 2006-11-15 | Samsung SDI Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2012195592A (ja) * | 2005-05-13 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8878262B2 (en) | 2005-05-13 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9412766B2 (en) | 2005-05-13 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9972646B2 (en) | 2005-05-13 | 2018-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US10847550B2 (en) | 2005-05-13 | 2020-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11081505B2 (en) | 2005-05-13 | 2021-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
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