JPS59208856A - 多層配線 - Google Patents
多層配線Info
- Publication number
- JPS59208856A JPS59208856A JP8369983A JP8369983A JPS59208856A JP S59208856 A JPS59208856 A JP S59208856A JP 8369983 A JP8369983 A JP 8369983A JP 8369983 A JP8369983 A JP 8369983A JP S59208856 A JPS59208856 A JP S59208856A
- Authority
- JP
- Japan
- Prior art keywords
- electrode wiring
- wiring layer
- insulating film
- contact hole
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層配線構造に関する。
従来、半導体装置に、おける多層配線構造は、第１図に
示す断面図の如き構造からなっているのが通例であった
。すなわち、Ｓｉ基板】の表面には、第１の絶縁膜２が
形成され、該第１の絶縁膜２の上には第１の電極配線層
４が形成され、該第１の電極配線層４は、下地半導体表
面に形成された拡散層３とは第１の絶縁膜２に開けられ
たコンタクト穴を通して接続され、更に、前記第１の電
極配線層４上には第２の絶縁膜５が形成され、該第２の
絶縁膜５上に形成された第２の電極配線層６は、前記第
２の絶縁膜５に開けられたコンタクト穴を通して第１の
電極配線層４を接続して成るのが通例であった。
示す断面図の如き構造からなっているのが通例であった
。すなわち、Ｓｉ基板】の表面には、第１の絶縁膜２が
形成され、該第１の絶縁膜２の上には第１の電極配線層
４が形成され、該第１の電極配線層４は、下地半導体表
面に形成された拡散層３とは第１の絶縁膜２に開けられ
たコンタクト穴を通して接続され、更に、前記第１の電
極配線層４上には第２の絶縁膜５が形成され、該第２の
絶縁膜５上に形成された第２の電極配線層６は、前記第
２の絶縁膜５に開けられたコンタクト穴を通して第１の
電極配線層４を接続して成るのが通例であった。
しかし、上記従来技術によると、コンタクト部面積の増
大によシ集積度が低下するという欠点があった。
大によシ集積度が低下するという欠点があった。
本発明はかかる従来技術の欠点をなくし高集積な多層配
線構造を提供することを目的とする。
線構造を提供することを目的とする。
上記目的を達成するための本発明の基本的な構成は、多
層配線に於て、半導体基板表面には第１の絶縁膜が形成
され、該第１の絶縁膜上には第１の電極配線層が形成さ
れ、該第ｌの電極配線層上には第２の絶縁膜が形成され
、該第２の電極配線層は前記第１の絶縁膜、第１の電極
配線層及び第２の絶縁膜を通して形成されたコンタクト
穴を通して、下地半導体表面の拡散層と接続されると共
に、第１の電極配線の側面とも接続されて成ることを特
徴とする。
層配線に於て、半導体基板表面には第１の絶縁膜が形成
され、該第１の絶縁膜上には第１の電極配線層が形成さ
れ、該第ｌの電極配線層上には第２の絶縁膜が形成され
、該第２の電極配線層は前記第１の絶縁膜、第１の電極
配線層及び第２の絶縁膜を通して形成されたコンタクト
穴を通して、下地半導体表面の拡散層と接続されると共
に、第１の電極配線の側面とも接続されて成ることを特
徴とする。
以下、実施例によシ本発明を詳述する。
第２図は本発明による多層配線構造の一実施例を示す断
面図である。ｓ７基板１１の表面には第１の絶縁膜１２
が形成され、該第１の絶縁膜１２０表面には第１の電極
配線層１４が形成され、該第１の電極配線層Ｊ４上には
第２の絶縁膜１５が形成され、該第２の絶縁膜上には第
２の電極配線層１６が形成され、該第２の電極配線層１
６は、第２の絶縁膜１５、第１の電極配線層１４および
第１の絶縁膜Ｉ２を通して開けられたコンタクト穴を通
して、半導体基板表面に形成された拡散層１３及び第１
の電極配線層Ｉ４の側面と接続されて成る。
面図である。ｓ７基板１１の表面には第１の絶縁膜１２
が形成され、該第１の絶縁膜１２０表面には第１の電極
配線層１４が形成され、該第１の電極配線層Ｊ４上には
第２の絶縁膜１５が形成され、該第２の絶縁膜上には第
２の電極配線層１６が形成され、該第２の電極配線層１
６は、第２の絶縁膜１５、第１の電極配線層１４および
第１の絶縁膜Ｉ２を通して開けられたコンタクト穴を通
して、半導体基板表面に形成された拡散層１３及び第１
の電極配線層Ｉ４の側面と接続されて成る。
上記の如く、下地半導体基板と第１の電極配線層と第２
の電極配線層とが一つのコンタクト穴を通して接続され
ることに−より半導体集積回路の集積度を上げることが
できる効果がある。
の電極配線層とが一つのコンタクト穴を通して接続され
ることに−より半導体集積回路の集積度を上げることが
できる効果がある。
尚、第１の電極配線と第２０雷極配線とは、多結晶Ｓｉ
と多結晶ｓ７．Ａ、７ａとＡＣ，多結晶Ｓｉとへ〃等の
材料組合せを行なうととができる。
と多結晶ｓ７．Ａ、７ａとＡＣ，多結晶Ｓｉとへ〃等の
材料組合せを行なうととができる。
第１図は従来技術による多層配線の断面図を、第２図は
本発明による多層配線の断面図である。 ｌ、１１・・半導体基板 ２，１２−・第１の絶縁膜
３，１３・・拡散層 ４，１４・・第１の電極配線層
５ 、１５−−第２の絶縁膜 ６ 、１６−−第２の電
極配線層。 以 上
本発明による多層配線の断面図である。 ｌ、１１・・半導体基板 ２，１２−・第１の絶縁膜
３，１３・・拡散層 ４，１４・・第１の電極配線層
５ 、１５−−第２の絶縁膜 ６ 、１６−−第２の電
極配線層。 以 上
Claims (1)
- 半導体基板表面忙は第１の絶縁膜が形成され、該第１の
絶縁膜上には第１の電極配線層が形成され、該第１の電
極配線層上には第２の配線膜が形成され、該第２の絶縁
膜上には第２の電極配線層が形成され、該第２の電極配
線層は前記第１の絶縁膜、第１の電極配線層及び第２の
絶縁膜を通して形成されたコンタクト穴を通して、下地
半導体表面の拡散層と接続されると共に、第１の電極配
線層の側面とも接続されて成ることを特徴とする多層配
線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8369983A JPS59208856A (ja) | 1983-05-13 | 1983-05-13 | 多層配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8369983A JPS59208856A (ja) | 1983-05-13 | 1983-05-13 | 多層配線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208856A true JPS59208856A (ja) | 1984-11-27 |
Family
ID=13809738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8369983A Pending JPS59208856A (ja) | 1983-05-13 | 1983-05-13 | 多層配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240935A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | 多層配線構造 |
| US5545926A (en) * | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
-
1983
- 1983-05-13 JP JP8369983A patent/JPS59208856A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240935A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | 多層配線構造 |
| US5545926A (en) * | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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