JPH0550140B2 - - Google Patents
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- JPH0550140B2 JPH0550140B2 JP58103799A JP10379983A JPH0550140B2 JP H0550140 B2 JPH0550140 B2 JP H0550140B2 JP 58103799 A JP58103799 A JP 58103799A JP 10379983 A JP10379983 A JP 10379983A JP H0550140 B2 JPH0550140 B2 JP H0550140B2
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- semiconductor layer
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- 229910052782 aluminium Inorganic materials 0.000 claims 1
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、LSIの高集積化を可能にする半導体
装置に関する。
装置に関する。
従来層間絶縁膜で分離されているｎ型半導体層
とＰ型半導体層の接続は、層間絶縁膜に形成され
たコンタクト・ホールに金属を埋め込むことによ
り、金属と半導体層がコンタクト・ホール領域の
面積部分のみで接触していた。一方、縮小化の進
むLSIにおいて、コンタクト・ホール寸法はサブ
ミクロンの大きさになる。コンタクト・ホールの
面積が小さくなることにより金属と半導体の接触
抵抗が増大し、LSIの電気特性を劣化させる。例
えば、Si層とAl層の接触抵抗は1μｍ□ のコンタ
クトホールでは100Ωを超え、サブミクロン寸法
を持つコンタクト・ホールでは、オーミツクなコ
ンタクト特性を得ることが困難になる。従つて従
来の半導体装置においては、コンタクトホール寸
法を1μｍ□ より小さくすることができずLSIの高
集積化に制限を与えるという欠点があつた。本発
明はかかる従来の欠点を取り除き、接触抵抗がコ
ンタクト・ホール寸法に依存しないことを特長と
し、コンタクト・ホールの微細化を可能にし、
LSIの高集積化を可能にする半導体装置を提供す
る。以下実施例を用いて説明する。第１図、第２
図は、従来のｎ型半導体層とＰ型半導体層との接
続を示す断面図と平面図である。Si基板１にはＰ
型拡散層２が形成され、ｎ型半導体層５と拡散層
２は層間絶縁層SiO2３で絶縁分離されている。
Ｐ型シリコン層２とｎ型半導体層５の接続は、層
間絶縁膜に選択的に形成されたコンタクト・ホー
ル４に金属を埋め込むことによりオーミツク接続
される。従来の構造ではｎ型半導体層５とＰ型シ
リコン層２の接触面積は第２図の４の領域にな
り、接触面積がコンタクト・ホール面積に等しい
ためコンタクト・ホール寸法が小さくなるに伴
い、金属と上下の半導体層の接触抵抗が増大し
て、LSIの消費電力が大きくなり、スピードも落
ちるという電気特性の劣化の原因になるため、コ
ンタクト・ホールの微細化に制限を与える。この
ためLSIの高集積化が困難になる。第３図、第４
図は、本発明によるＰ型半導体層とｎ型半導体層
との接続を示す断面図と平面図である。Si基板１
１にはＰ型拡散層１２が形成され、ｎ型半導体層
１５とＰ型拡散層１２は層間絶縁膜SiO2で分離
されている。ｎ型半導体層とＰ型半導体層の接続
は、層間絶縁膜に選択的に形成されたコンタク
ト・ホール４を通して接続される。本発明では金
属がコンタクト・ホールのみならず下層半導体の
表面１６及び上層半導体層の下面にも金属が蓄積
される。この時、ｎ型半導体層１５とＰ型半導体
層１２の接続における接触抵抗は、ｎ型半導体層
１５と金属層１７の接触領域（第４図の１５，１
７）の接触抵抗及びＰ型シリコン層１２と金属層
の接触領域（第４図の１２，１６）の接触抵抗の
２つである。本発明によれば、接触領域の大きさ
は、コンタクト・ホール領域の面積（第４図の１
４）に依存せず、ｎ型半導体層の面積（第４図の
１５，１７）及びＰ型シリコン層の面積（第４図
１２，１６）に依存する。従つてコンタクト・ホ
ール寸法が小さくなつてもｎ型半導体層とＰ型シ
リコン層の接触抵抗はほとんど変化しない。
とＰ型半導体層の接続は、層間絶縁膜に形成され
たコンタクト・ホールに金属を埋め込むことによ
り、金属と半導体層がコンタクト・ホール領域の
面積部分のみで接触していた。一方、縮小化の進
むLSIにおいて、コンタクト・ホール寸法はサブ
ミクロンの大きさになる。コンタクト・ホールの
面積が小さくなることにより金属と半導体の接触
抵抗が増大し、LSIの電気特性を劣化させる。例
えば、Si層とAl層の接触抵抗は1μｍ□ のコンタ
クトホールでは100Ωを超え、サブミクロン寸法
を持つコンタクト・ホールでは、オーミツクなコ
ンタクト特性を得ることが困難になる。従つて従
来の半導体装置においては、コンタクトホール寸
法を1μｍ□ より小さくすることができずLSIの高
集積化に制限を与えるという欠点があつた。本発
明はかかる従来の欠点を取り除き、接触抵抗がコ
ンタクト・ホール寸法に依存しないことを特長と
し、コンタクト・ホールの微細化を可能にし、
LSIの高集積化を可能にする半導体装置を提供す
る。以下実施例を用いて説明する。第１図、第２
図は、従来のｎ型半導体層とＰ型半導体層との接
続を示す断面図と平面図である。Si基板１にはＰ
型拡散層２が形成され、ｎ型半導体層５と拡散層
２は層間絶縁層SiO2３で絶縁分離されている。
Ｐ型シリコン層２とｎ型半導体層５の接続は、層
間絶縁膜に選択的に形成されたコンタクト・ホー
ル４に金属を埋め込むことによりオーミツク接続
される。従来の構造ではｎ型半導体層５とＰ型シ
リコン層２の接触面積は第２図の４の領域にな
り、接触面積がコンタクト・ホール面積に等しい
ためコンタクト・ホール寸法が小さくなるに伴
い、金属と上下の半導体層の接触抵抗が増大し
て、LSIの消費電力が大きくなり、スピードも落
ちるという電気特性の劣化の原因になるため、コ
ンタクト・ホールの微細化に制限を与える。この
ためLSIの高集積化が困難になる。第３図、第４
図は、本発明によるＰ型半導体層とｎ型半導体層
との接続を示す断面図と平面図である。Si基板１
１にはＰ型拡散層１２が形成され、ｎ型半導体層
１５とＰ型拡散層１２は層間絶縁膜SiO2で分離
されている。ｎ型半導体層とＰ型半導体層の接続
は、層間絶縁膜に選択的に形成されたコンタク
ト・ホール４を通して接続される。本発明では金
属がコンタクト・ホールのみならず下層半導体の
表面１６及び上層半導体層の下面にも金属が蓄積
される。この時、ｎ型半導体層１５とＰ型半導体
層１２の接続における接触抵抗は、ｎ型半導体層
１５と金属層１７の接触領域（第４図の１５，１
７）の接触抵抗及びＰ型シリコン層１２と金属層
の接触領域（第４図の１２，１６）の接触抵抗の
２つである。本発明によれば、接触領域の大きさ
は、コンタクト・ホール領域の面積（第４図の１
４）に依存せず、ｎ型半導体層の面積（第４図の
１５，１７）及びＰ型シリコン層の面積（第４図
１２，１６）に依存する。従つてコンタクト・ホ
ール寸法が小さくなつてもｎ型半導体層とＰ型シ
リコン層の接触抵抗はほとんど変化しない。
このためコンタクト・ホール寸法はLSIの電気
特性に影響を与えず、コンタクト・ホールの微細
化ができ、LSIの高集積化が可能になる。第５図
は本発明による、積み重ねCMOS・FETインバ
ーターの断面図である。Si基板上にSiO2層２３
を形成後、ゲート電極２８・ゲート膜２７・ソー
ス・ドレイン領域２４からなるｎ型MOS・FET
とゲート電極２８・ゲート膜２９・ソース・ドレ
イン領域３５からなるＰ型MOS・FETが、絶縁
層３３で分離され積み重つている。本発明によれ
ば、層間絶縁膜３３で分離されたｎ型MOS・
FETのドレイン３５のｎ型シリコン層とＰ型
MOS・FETのドレインのＰ型シリコン層が、金
属層２５，２６，３０で接続され、Ｐ型MOS・
FETのソース３４とシリコン基板２２とは、金
属層２２，２４，４０で接続される。従つて、本
発明による積み重ねCMOS・FETにおいては、
上層と下層の半導体層の接続が、スルー・ホール
に埋め込まれた金属・上層半導体底面の金属及び
下層半導体層の金属によりオーミツク接続してい
るため、接触抵抗がスルー・ホールの寸法に依存
せず、ソース・ドレイン領域の面積に依存する。
MOS・FETが縮小化されスルー・ホールが1μｍ
□ 以下になつてもソース・ドレイン領域の面積は
充分大きく取ることができるため、接触抵抗の増
大を防ぐことができる。
特性に影響を与えず、コンタクト・ホールの微細
化ができ、LSIの高集積化が可能になる。第５図
は本発明による、積み重ねCMOS・FETインバ
ーターの断面図である。Si基板上にSiO2層２３
を形成後、ゲート電極２８・ゲート膜２７・ソー
ス・ドレイン領域２４からなるｎ型MOS・FET
とゲート電極２８・ゲート膜２９・ソース・ドレ
イン領域３５からなるＰ型MOS・FETが、絶縁
層３３で分離され積み重つている。本発明によれ
ば、層間絶縁膜３３で分離されたｎ型MOS・
FETのドレイン３５のｎ型シリコン層とＰ型
MOS・FETのドレインのＰ型シリコン層が、金
属層２５，２６，３０で接続され、Ｐ型MOS・
FETのソース３４とシリコン基板２２とは、金
属層２２，２４，４０で接続される。従つて、本
発明による積み重ねCMOS・FETにおいては、
上層と下層の半導体層の接続が、スルー・ホール
に埋め込まれた金属・上層半導体底面の金属及び
下層半導体層の金属によりオーミツク接続してい
るため、接触抵抗がスルー・ホールの寸法に依存
せず、ソース・ドレイン領域の面積に依存する。
MOS・FETが縮小化されスルー・ホールが1μｍ
□ 以下になつてもソース・ドレイン領域の面積は
充分大きく取ることができるため、接触抵抗の増
大を防ぐことができる。
以上説明したように、本発明によれば、LSIの
高集積化に伴う、コンタクト・ホール微細化によ
り生じる接触抵抗の増大を防ぐことができ、高集
積度LSIを可能にする半導体装置を備える。
高集積化に伴う、コンタクト・ホール微細化によ
り生じる接触抵抗の増大を防ぐことができ、高集
積度LSIを可能にする半導体装置を備える。
第１図……従来のコンタクト・ホール金属埋め
込みの断面図。第２図……従来のコンタクト・ホ
ール金属埋め込みの平面図。第３図……本発明の
Ｐ型シリコン層とｎ型シリコン層の接続における
断面図。第４図……本発明のＰ型シリコン層とｎ
型シリコン層の接続における平面図。第５図……
本発明による積み重ねCMOS・FETインバータ
断面図。 １，１１，２１……シリコン基板、２，１２，
３５……Ｐ型シリコン層、３，１３，２３，３
３，３８……SiO2、４，１４，２２，２４，１
６，１７，２５，２６，３０，３１，３２，３
６，４０……金属、５，１５，３４……ｎ型シリ
コン層、３７……Al配線、２７，２９……Gate
SiO2、２８……ゲート電極、３８……ｎ型
MOS・FETチヤンネル領域、３９……Ｐ型
MOS・FETチヤンネル領域。
込みの断面図。第２図……従来のコンタクト・ホ
ール金属埋め込みの平面図。第３図……本発明の
Ｐ型シリコン層とｎ型シリコン層の接続における
断面図。第４図……本発明のＰ型シリコン層とｎ
型シリコン層の接続における平面図。第５図……
本発明による積み重ねCMOS・FETインバータ
断面図。 １，１１，２１……シリコン基板、２，１２，
３５……Ｐ型シリコン層、３，１３，２３，３
３，３８……SiO2、４，１４，２２，２４，１
６，１７，２５，２６，３０，３１，３２，３
６，４０……金属、５，１５，３４……ｎ型シリ
コン層、３７……Al配線、２７，２９……Gate
SiO2、２８……ゲート電極、３８……ｎ型
MOS・FETチヤンネル領域、３９……Ｐ型
MOS・FETチヤンネル領域。
Claims (1)
- 【特許請求の範囲】 １ 基板中に形成された拡散層または基板上に形
成された半導体層からなり、かつ表面に第１金属
層が存在する第１導体部、 前記第１導体部を構成している前記第１金属層
上に形成された層間絶縁膜、 前記第１導体部を構成している前記第１金属層
上の前記層間絶縁膜に形成され、かつ前記第１金
属層が設けられた領域内の上に存在するコンタク
ト・ホール、 前記コンタクト・ホール内に形成され、かつ前
記第１金属層と電気的に接続している第２金属
層、 前記層間絶縁膜上に形成され、かつ前記第２金
属層と電気的に接続している第３金属層、 前記第２金属層上及び前記第３金属層上に形成
され、前記第３金属層と一体になつて第２導体部
を構成する半導体層またアルミは配線、 を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10379983A JPS59228737A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10379983A JPS59228737A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59228737A JPS59228737A (ja) | 1984-12-22 |
| JPH0550140B2 true JPH0550140B2 (ja) | 1993-07-28 |
Family
ID=14363440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10379983A Granted JPS59228737A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228737A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926236A (en) * | 1986-02-12 | 1990-05-15 | General Electric Company | Multilayer interconnect and method of forming same |
| US5470790A (en) * | 1994-10-17 | 1995-11-28 | Intel Corporation | Via hole profile and method of fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841683A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS55130145A (en) * | 1980-03-03 | 1980-10-08 | Nec Corp | Semiconductor integrated circuit device |
-
1983
- 1983-06-10 JP JP10379983A patent/JPS59228737A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841683A (ja) * | 1971-09-27 | 1973-06-18 | ||
| JPS55130145A (en) * | 1980-03-03 | 1980-10-08 | Nec Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59228737A (ja) | 1984-12-22 |
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