JPS6041250A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6041250A JPS6041250A JP58149021A JP14902183A JPS6041250A JP S6041250 A JPS6041250 A JP S6041250A JP 58149021 A JP58149021 A JP 58149021A JP 14902183 A JP14902183 A JP 14902183A JP S6041250 A JPS6041250 A JP S6041250A
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- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体デバイス積み重ねの高集積化を可能に
する半導体装置に関する。
する半導体装置に関する。
従来、層間絶縁層で分離されたｎ型半導体層とＰ型半導
体層のオーミック接続は、最上層であるＡＩｌ、配線層
により行なわれている。このため最上層のＡ℃配線は、
すべての層との接続を必要とし、ｂｉｔの段差が大きく
断線が生じるという欠点、さらには、ＡＩｌ、層と各層
のコンタクト・ホールが必要なために積み重ねＭ ＯＳ
’−Ｌ ＳＩの高集積化を防げるという欠点があった
。
体層のオーミック接続は、最上層であるＡＩｌ、配線層
により行なわれている。このため最上層のＡ℃配線は、
すべての層との接続を必要とし、ｂｉｔの段差が大きく
断線が生じるという欠点、さらには、ＡＩｌ、層と各層
のコンタクト・ホールが必要なために積み重ねＭ ＯＳ
’−Ｌ ＳＩの高集積化を防げるという欠点があった
。
本発明は、かかる従来の欠点を取り除き、Ａｆｉ断線が
生じず、ＭＯＳ−ＬＳＩの高集積化を可能にする半導体
装置を提供する。本発明は特に相補型ＭＯ３・ＦＩＤＴ
の積み重ねＬＳＩに有効である。
生じず、ＭＯＳ−ＬＳＩの高集積化を可能にする半導体
装置を提供する。本発明は特に相補型ＭＯ３・ＦＩＤＴ
の積み重ねＬＳＩに有効である。
以下、実施例を用いて詳細に説明する。
第１図は本発明による積み重ね相補型ＭＯ８・インバー
タの断面図であり、第２図は従来の積み重ね相補型ＭＯ
８・インバータである。従来、絶縁層２２上には、ゲー
ト電極２８、ソース２４、ドレイン２５からなるｎ型Ｍ
Ｏ８，ＦＫＴが形成され、上層にゲート電極２８、ソー
ス３０、ドレイン３１からなるＰ型ＭＯＳ−ＦＦ１Ｔが
形成される時、相補型ＭＯ３・インバータの出力は、ｎ
型ＭＯＳ−ＦＩＴのドレイン２５とＰ型ＭＯ８−ＦＦｆ
Ｔのドレイン３１を、最上層のＡＵ配線層により接続さ
れ出力配線３５が形成された０従ってＡ２配線６５は、
段差が大きく断線の原因となり、またコンタクト・ホー
ルが２個必要となり高集積化を防げる。また、ｎ型ＭＯ
Ｓ−ＦＥＴのソースの接地も、最上層のＡ２配線で行な
われるため、断線の原因になっている。一方、本発明で
は絶縁層２上には、ゲート電極８、ソース４、ドレイン
５からなるｎ型ＭＯＳ−ＦＥＴが形成され・上層にゲー
ト電極８、ソース１０、ドレイン１１からなるＰ型ＭＯ
８−ＦＩＴか形成される時、相補型ＭＯ８−インバータ
の出力は、ｎ型ＭＯＳ−ＦＥＴのドレイン５とＰ型ＭＯ
８，ＦＥＴのドレイン１１の間のスルー・ホールに金属
シリサイド１６を埋め込みＰ型シリコンとｎ型シリコン
のオーミック接続し、最上層のＡ２配線１５がＰ型ＭＯ
８・ＦＥＴのドレインに接続してインバータの出力配線
１５が形成される。
タの断面図であり、第２図は従来の積み重ね相補型ＭＯ
８・インバータである。従来、絶縁層２２上には、ゲー
ト電極２８、ソース２４、ドレイン２５からなるｎ型Ｍ
Ｏ８，ＦＫＴが形成され、上層にゲート電極２８、ソー
ス３０、ドレイン３１からなるＰ型ＭＯＳ−ＦＦ１Ｔが
形成される時、相補型ＭＯ３・インバータの出力は、ｎ
型ＭＯＳ−ＦＩＴのドレイン２５とＰ型ＭＯ８−ＦＦｆ
Ｔのドレイン３１を、最上層のＡＵ配線層により接続さ
れ出力配線３５が形成された０従ってＡ２配線６５は、
段差が大きく断線の原因となり、またコンタクト・ホー
ルが２個必要となり高集積化を防げる。また、ｎ型ＭＯ
Ｓ−ＦＥＴのソースの接地も、最上層のＡ２配線で行な
われるため、断線の原因になっている。一方、本発明で
は絶縁層２上には、ゲート電極８、ソース４、ドレイン
５からなるｎ型ＭＯＳ−ＦＥＴが形成され・上層にゲー
ト電極８、ソース１０、ドレイン１１からなるＰ型ＭＯ
８−ＦＩＴか形成される時、相補型ＭＯ８−インバータ
の出力は、ｎ型ＭＯＳ−ＦＥＴのドレイン５とＰ型ＭＯ
８，ＦＥＴのドレイン１１の間のスルー・ホールに金属
シリサイド１６を埋め込みＰ型シリコンとｎ型シリコン
のオーミック接続し、最上層のＡ２配線１５がＰ型ＭＯ
８・ＦＥＴのドレインに接続してインバータの出力配線
１５が形成される。
またｎ型ＭＯＳ・ＦＩＴのソース４は、コンタクト・ス
ルーにシリコン又は金属シリサイド６を埋めこみ、シリ
コン基板１に接地する。スルーホールに金属シリサイド
を用いたため、絶縁層上に金属シリサイドを主として単
結晶シリコンを成長できるという長所を持つ。
ルーにシリコン又は金属シリサイド６を埋めこみ、シリ
コン基板１に接地する。スルーホールに金属シリサイド
を用いたため、絶縁層上に金属シリサイドを主として単
結晶シリコンを成長できるという長所を持つ。
本発明によれば、層間絶縁膜で分離されたＰ型シリコン
層とｎ型シリコン層が、選択的に形成されたスルー・ホ
ールに金属シリサイドを埋め込むことによりオーミック
接続が可能になるため、最上層のＡ２配線は、一層下に
位置するＰ型ＭＯ８・ＦＥＴのシリコン層とのコンタク
ト接続のみが必要となる。従って、相補型ＭＯ３・イン
バータの縮小化が可能になり、Ａ２配線の段差も小さい
ため断線が生じない。
層とｎ型シリコン層が、選択的に形成されたスルー・ホ
ールに金属シリサイドを埋め込むことによりオーミック
接続が可能になるため、最上層のＡ２配線は、一層下に
位置するＰ型ＭＯ８・ＦＥＴのシリコン層とのコンタク
ト接続のみが必要となる。従って、相補型ＭＯ３・イン
バータの縮小化が可能になり、Ａ２配線の段差も小さい
ため断線が生じない。
以上説明したように、本発明はｈｎ断線が生じず、積み
重ね相補型ＭＯ８−ＬＳＩの高集積化を可能にする。
重ね相補型ＭＯ８−ＬＳＩの高集積化を可能にする。
第１図一本発明による積み重ね相補型ＭＯ８・インバー
タの断面図 第２図−従来の積み重ね相補型ＭＯ８・インバータの断
面図 １．２１・・・Ｓ ｊ、基板 ２．２２・・・絶縁層ＳｉＯ□ ６・・・接地用金属シリサイド又はｎ型シリコンのコン
タクト・ホール埋め込み ２３・・・接地用Ａ必配線 ４．２４・・・第１シリコン層Ｎ型ＭＯ８・Ｆ］ｌｔＴ
ソース ５．２５・・・ｎ型ＭＯＳ、Ｆ］ｌＣＴドレイン６．２
６・・・ｎ型ＭＯＳ・ＩＦＦｔＴゲート膜７．２７・・
・層間絶縁膜５１０２ ８．２Ｂ・・・第２層シリコンＰ型＃Ｎ型ＭＯ８・ＦＥ
Ｔ共通ゲート電極シリコン ９．２９・・・Ｐ型ＭＯ３−？Ｅ’Ｉ’ゲート膜１０．
３０・・・第３シリコン層Ｐ型ＭＯ８、Ｆ］ｌｉＴソー
ス １１．３１・・・Ｐ型ＭＯ＋３０ＦＩＴソース１２．５
２・・・・・・層間絶縁膜５１０２１３ 、３３＝−Ｖ
ＤＤＡｆｉ配線 １４ 、３４− Ｖ ｉｎ ＡＱ配線 １５ 、３５−Ｖｏｕｔ ／ｌ配線 １６・・・第１．第３層のスルー・ホールに埋め込まれ
た金属シリサイド 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
タの断面図 第２図−従来の積み重ね相補型ＭＯ８・インバータの断
面図 １．２１・・・Ｓ ｊ、基板 ２．２２・・・絶縁層ＳｉＯ□ ６・・・接地用金属シリサイド又はｎ型シリコンのコン
タクト・ホール埋め込み ２３・・・接地用Ａ必配線 ４．２４・・・第１シリコン層Ｎ型ＭＯ８・Ｆ］ｌｔＴ
ソース ５．２５・・・ｎ型ＭＯＳ、Ｆ］ｌＣＴドレイン６．２
６・・・ｎ型ＭＯＳ・ＩＦＦｔＴゲート膜７．２７・・
・層間絶縁膜５１０２ ８．２Ｂ・・・第２層シリコンＰ型＃Ｎ型ＭＯ８・ＦＥ
Ｔ共通ゲート電極シリコン ９．２９・・・Ｐ型ＭＯ３−？Ｅ’Ｉ’ゲート膜１０．
３０・・・第３シリコン層Ｐ型ＭＯ８、Ｆ］ｌｉＴソー
ス １１．３１・・・Ｐ型ＭＯ＋３０ＦＩＴソース１２．５
２・・・・・・層間絶縁膜５１０２１３ 、３３＝−Ｖ
ＤＤＡｆｉ配線 １４ 、３４− Ｖ ｉｎ ＡＱ配線 １５ 、３５−Ｖｏｕｔ ／ｌ配線 １６・・・第１．第３層のスルー・ホールに埋め込まれ
た金属シリサイド 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- １）層間絶縁膜で分離されているｎ型半導体層とＰ型半
導体層において、絶縁層に選択的に形成されたスルー・
ホールが金属シリサイドにより埋め込まれてなることを
特徴とする半導体装置０２） 第１層のシリコン層にＮ
型ＭＯＳ −ＦＩＩＣＴが形成され、上層のシリコン層
にＰ型ＭＯ８・ｌＦＥＴが形成される積み重ね相補型Ｍ
ＯＳ 、 ＦＥＴにおいて、第１シリコン層と、上層シ
リコン層の層間絶縁膜に選択的に形成されたスルー・ホ
ールが金属シリサイドにより埋め込まれてなることを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149021A JPS6041250A (ja) | 1983-08-15 | 1983-08-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149021A JPS6041250A (ja) | 1983-08-15 | 1983-08-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041250A true JPS6041250A (ja) | 1985-03-04 |
Family
ID=15465931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149021A Pending JPS6041250A (ja) | 1983-08-15 | 1983-08-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041250A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179552A (ja) * | 1985-02-05 | 1986-08-12 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH01268151A (ja) * | 1988-04-20 | 1989-10-25 | Sharp Corp | 半導体装置 |
| JP2009038368A (ja) * | 2007-07-11 | 2009-02-19 | Semiconductor Energy Lab Co Ltd | 半導体装置、電子機器、半導体装置の作製方法 |
| JP2013211532A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1983
- 1983-08-15 JP JP58149021A patent/JPS6041250A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179552A (ja) * | 1985-02-05 | 1986-08-12 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH0519821B2 (ja) * | 1985-02-05 | 1993-03-17 | Kogyo Gijutsuin | |
| JPH01268151A (ja) * | 1988-04-20 | 1989-10-25 | Sharp Corp | 半導体装置 |
| JP2009038368A (ja) * | 2007-07-11 | 2009-02-19 | Semiconductor Energy Lab Co Ltd | 半導体装置、電子機器、半導体装置の作製方法 |
| US8841730B2 (en) | 2007-07-11 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2013211532A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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