JPH05299599A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05299599A JPH05299599A JP4096726A JP9672692A JPH05299599A JP H05299599 A JPH05299599 A JP H05299599A JP 4096726 A JP4096726 A JP 4096726A JP 9672692 A JP9672692 A JP 9672692A JP H05299599 A JPH05299599 A JP H05299599A
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- insulating film
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Abstract
(57)【要約】
【目的】高集積ＤＲＡＭ、ＳＲＡＭ等の半導体装置およ
びその製造方法に関し、メモリセル領域の高さが大きく
その周辺回路領域との間に大きな段差が生じても、これ
ら領域上を横断する上層の配線を高精度にパターニング
するのに十分な平坦化を可能にした半導体装置の構造お
よびその製造方法を提供することを目的とする。 【構成】メモリセル領域と周辺回路領域との間に境界領
域を備え、メモリセル領域を覆い境界領域に延在した第
１の導電体膜と、第１の導電体膜の上記延在部の１部と
周辺回路領域とを覆う第１の絶縁膜と、第１の絶縁膜と
第１の導電体膜とを覆う第２の絶縁膜とを有するように
構成する。
びその製造方法に関し、メモリセル領域の高さが大きく
その周辺回路領域との間に大きな段差が生じても、これ
ら領域上を横断する上層の配線を高精度にパターニング
するのに十分な平坦化を可能にした半導体装置の構造お
よびその製造方法を提供することを目的とする。 【構成】メモリセル領域と周辺回路領域との間に境界領
域を備え、メモリセル領域を覆い境界領域に延在した第
１の導電体膜と、第１の導電体膜の上記延在部の１部と
周辺回路領域とを覆う第１の絶縁膜と、第１の絶縁膜と
第１の導電体膜とを覆う第２の絶縁膜とを有するように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、高集積ＤＲＡＭあるい
はＳＲＡＭ等の半導体装置およびその製造方法に関す
る。
はＳＲＡＭ等の半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】高集積ＤＲＡＭにおいては、蓄積容量を
確保するためにキャパシタ電極の高さが増加する傾向に
ある。キャパシタはメモリセルにのみ形成され、その周
辺の回路部分には形成されないので、メモリセル領域と
周辺回路領域との高低差は増加する。一方、高集積化あ
るいは微細化に伴い、メモリセル領域から周辺回路領域
に渡って横断する配線は幅が必然的に縮小されるので、
配線パターン形成のための露光時の焦点深度余裕は減少
しており、これに加えて上記高低差の増加が余裕を更に
減少させる。
確保するためにキャパシタ電極の高さが増加する傾向に
ある。キャパシタはメモリセルにのみ形成され、その周
辺の回路部分には形成されないので、メモリセル領域と
周辺回路領域との高低差は増加する。一方、高集積化あ
るいは微細化に伴い、メモリセル領域から周辺回路領域
に渡って横断する配線は幅が必然的に縮小されるので、
配線パターン形成のための露光時の焦点深度余裕は減少
しており、これに加えて上記高低差の増加が余裕を更に
減少させる。
【０００３】この現象については本発明者は特願平３−
２８５０８８において詳しく記載した。本発明者は上記
出願において、露光装置の焦点深度余裕に合致するよう
にメモリセルを設計する方法を提案した。しかしこの方
法では、α線ソフトエラーを抑制するためにＥＣＣを用
いているため、これによる動作速度の低下が避けられな
い。
２８５０８８において詳しく記載した。本発明者は上記
出願において、露光装置の焦点深度余裕に合致するよう
にメモリセルを設計する方法を提案した。しかしこの方
法では、α線ソフトエラーを抑制するためにＥＣＣを用
いているため、これによる動作速度の低下が避けられな
い。
【０００４】一方、大和田は"SEMICONDUCTOR WORLD", 1
2 月号, 1991年, p186において、多層配線技術、特にロ
ジックＩＣの場合、絶対段差の低減が重要であると指摘
している。これはメモリセルと周辺回路との高低差にも
共通する問題である。但し、ロジックＩＣの場合にはラ
ンダム配線によって高低差が生ずるため、メモリの場合
に比べて高低差の分布等は遙に複雑である。しかし上記
文献はその解決手段については言及していない。
2 月号, 1991年, p186において、多層配線技術、特にロ
ジックＩＣの場合、絶対段差の低減が重要であると指摘
している。これはメモリセルと周辺回路との高低差にも
共通する問題である。但し、ロジックＩＣの場合にはラ
ンダム配線によって高低差が生ずるため、メモリの場合
に比べて高低差の分布等は遙に複雑である。しかし上記
文献はその解決手段については言及していない。
【０００５】一般には、配線段差を平坦化する方法とし
て図１（ａ）〜（ｃ）に示したプロセスが知られている
（例えば、Solid State Technology, Nov. 1991, p67-7
1 参照）。先ず、図１（ａ）に示すように、基板１０上
に配線１１を形成した後、その上に絶縁膜１２を形成し
て覆う。形成された絶縁膜１２は、配線１１の間隔が大
きい部分に比べて配線１１の間隔が小さい部分が盛り上
がった状態になっている。この状態で、配線１１の間隔
が一定以上の部分に絶縁膜１２上にレジストパターン１
３を形成する。次に、図１（ｂ）に示すように、レジス
ト１３をマスクとして絶縁膜１２をエッチングすること
により、配線１１の間隔が小さい部分のレジスト１３の
高さを減じる。この際、エッチング量が多過ぎると異常
段差が発生し、逆にエッチング量が少ないと平坦化が不
十分になるので、エッチングの制御が重要である。最後
に図１（ｃ）に示すように、レジスト１３を除去した
後、上層の絶縁膜１４を形成して、上層の配線形成に必
要な平坦化が完了する。
て図１（ａ）〜（ｃ）に示したプロセスが知られている
（例えば、Solid State Technology, Nov. 1991, p67-7
1 参照）。先ず、図１（ａ）に示すように、基板１０上
に配線１１を形成した後、その上に絶縁膜１２を形成し
て覆う。形成された絶縁膜１２は、配線１１の間隔が大
きい部分に比べて配線１１の間隔が小さい部分が盛り上
がった状態になっている。この状態で、配線１１の間隔
が一定以上の部分に絶縁膜１２上にレジストパターン１
３を形成する。次に、図１（ｂ）に示すように、レジス
ト１３をマスクとして絶縁膜１２をエッチングすること
により、配線１１の間隔が小さい部分のレジスト１３の
高さを減じる。この際、エッチング量が多過ぎると異常
段差が発生し、逆にエッチング量が少ないと平坦化が不
十分になるので、エッチングの制御が重要である。最後
に図１（ｃ）に示すように、レジスト１３を除去した
後、上層の絶縁膜１４を形成して、上層の配線形成に必
要な平坦化が完了する。
【０００６】ここで、絶縁膜１２および１４として、Ｓ
ＯＧ（スピン・オン・グラス）とＣＶＤ酸化膜との複合
膜を用いると、ＣＶＤ酸化膜を単独で用いた場合に比べ
て遙に効果的である。また、別の方法として、特殊なポ
リマーまたは膜とエッチバックを組み合わせて配線段差
を完全に平坦化する方法が知られている（例えば、沼沢
ら，SEMIテクノロジーシンポジウム講演予稿集，p245-2
55あるいはD. Wang ら, 同予稿集, p257-265を参照）。
ＯＧ（スピン・オン・グラス）とＣＶＤ酸化膜との複合
膜を用いると、ＣＶＤ酸化膜を単独で用いた場合に比べ
て遙に効果的である。また、別の方法として、特殊なポ
リマーまたは膜とエッチバックを組み合わせて配線段差
を完全に平坦化する方法が知られている（例えば、沼沢
ら，SEMIテクノロジーシンポジウム講演予稿集，p245-2
55あるいはD. Wang ら, 同予稿集, p257-265を参照）。
【０００７】しかしながら上記従来の技術では、ランダ
ム配線によって生じた複雑なパターンの高低差の全てに
対応しようとしているため、エッチング制御に大きな課
題が残されている。すなわち、極めて高精度なエッチ
ング制御を必要とすること、特殊なポリマー等を用い
ることはそれ自体で不利なばかりでなく、それが残存し
ないようなエッチング制御を更に必要とすること、およ
びエッチバックをする場合、異なる材料を同時にエッ
チングするためのエッチング制御も必要になることであ
る。
ム配線によって生じた複雑なパターンの高低差の全てに
対応しようとしているため、エッチング制御に大きな課
題が残されている。すなわち、極めて高精度なエッチ
ング制御を必要とすること、特殊なポリマー等を用い
ることはそれ自体で不利なばかりでなく、それが残存し
ないようなエッチング制御を更に必要とすること、およ
びエッチバックをする場合、異なる材料を同時にエッ
チングするためのエッチング制御も必要になることであ
る。
【０００８】また、配線には主としてＡｌ等の融点の低
い材料が用いられるので、熱処理温度にも極めて厳しい
制約が加わる。このように、配線の完全平坦化は極めて
困難な技術的課題であって、現在も研究開発途上にある
というのが実情であり、これをそのままメモリ等に適用
することは実際上できない。
い材料が用いられるので、熱処理温度にも極めて厳しい
制約が加わる。このように、配線の完全平坦化は極めて
困難な技術的課題であって、現在も研究開発途上にある
というのが実情であり、これをそのままメモリ等に適用
することは実際上できない。
【０００９】
【発明が解決しようとする課題】本発明は、ＤＲＡＭあ
るいはＳＲＡＭ等の半導体装置において、メモリセル領
域の高さが大きくその周辺回路領域との間に大きな段差
が生じても、これら領域上を横断する上層の配線を高精
度にパターニングするのに十分な平坦化を可能にした半
導体装置の構造およびその製造方法を提供することを目
的とする。
るいはＳＲＡＭ等の半導体装置において、メモリセル領
域の高さが大きくその周辺回路領域との間に大きな段差
が生じても、これら領域上を横断する上層の配線を高精
度にパターニングするのに十分な平坦化を可能にした半
導体装置の構造およびその製造方法を提供することを目
的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板上にメモリセ
ル領域と周辺回路領域とこれら両者の間の境界領域とを
備え、メモリセル領域を覆い、境界領域に延在した第１
の導電体膜と、第１の導電体膜の延在部の１部と周辺回
路領域とを覆う第１の絶縁膜と、第１の絶縁膜と第１の
導電体膜とを覆う第２の絶縁膜と、第１および第２の絶
縁膜を貫いて開口されたスルーホールと、スルーホール
を介して他の導電体層と電気的に接続し且つメモリセル
領域から周辺回路領域まで延在する第２の導電体膜とを
有することを特徴とする。
めに、本発明の半導体装置は、半導体基板上にメモリセ
ル領域と周辺回路領域とこれら両者の間の境界領域とを
備え、メモリセル領域を覆い、境界領域に延在した第１
の導電体膜と、第１の導電体膜の延在部の１部と周辺回
路領域とを覆う第１の絶縁膜と、第１の絶縁膜と第１の
導電体膜とを覆う第２の絶縁膜と、第１および第２の絶
縁膜を貫いて開口されたスルーホールと、スルーホール
を介して他の導電体層と電気的に接続し且つメモリセル
領域から周辺回路領域まで延在する第２の導電体膜とを
有することを特徴とする。
【００１１】上記本発明の半導体装置を製造する方法
は、半導体基板上に第１の領域と第２の領域とこれら両
者の間の境界領域とを画定する工程、第１および第２の
領域に第１の素子を形成する工程、第１の領域にのみ第
２の素子を形成する工程、第１の領域から境界領域まで
延在する第１の導電体膜を形成する工程、基板の全面に
第１の絶縁膜を形成する工程、第１の絶縁膜の第１の領
域を覆う部分を除去することにより第１の導電体膜を露
出させる工程、基板の全面に第２の絶縁膜を形成する工
程、第１および第２の絶縁膜を選択的に除去してスルー
ホールを形成する工程、および第１の領域から第２の領
域まで延在する第２の導電体膜を形成する工程を含むこ
とを特徴とする。
は、半導体基板上に第１の領域と第２の領域とこれら両
者の間の境界領域とを画定する工程、第１および第２の
領域に第１の素子を形成する工程、第１の領域にのみ第
２の素子を形成する工程、第１の領域から境界領域まで
延在する第１の導電体膜を形成する工程、基板の全面に
第１の絶縁膜を形成する工程、第１の絶縁膜の第１の領
域を覆う部分を除去することにより第１の導電体膜を露
出させる工程、基板の全面に第２の絶縁膜を形成する工
程、第１および第２の絶縁膜を選択的に除去してスルー
ホールを形成する工程、および第１の領域から第２の領
域まで延在する第２の導電体膜を形成する工程を含むこ
とを特徴とする。
【００１２】第１の絶縁膜を除去して第１の導電体膜を
露出させるためのエッチングの際に、第１の導電体膜に
よりエッチングの終点検出を行うことができる。
露出させるためのエッチングの際に、第１の導電体膜に
よりエッチングの終点検出を行うことができる。
【００１３】
【作用】基板上のメモリセル領域とその周辺回路領域と
の間に境界領域を設け、メモリセル領域全体から境界領
域までを第１導電体膜が覆っており、この第１導電体膜
の境界領域上にある部分の１部から周辺回路領域全体ま
でを第１絶縁膜が覆っている。すなわち、第１絶縁膜
は、周辺回路領域と、境界領域の周辺回路領域寄りの部
分に存在し、メモリセル領域と、境界領域のメモリセル
領域寄りの部分には存在しない。これにより、メモリセ
ル領域を取り巻く基板領域の高さを第１絶縁膜の厚さ分
だけ増加させ、メモリセル領域に形成されるキャパシタ
等とその周辺の高低差を相殺する。したがって、第１絶
縁膜の厚さは、メモリセル領域に形成されるキャパシタ
等の高さに応じた厚さとする。そして、上記第１絶縁膜
と、これが存在しない第１導電体膜の部分とを覆って第
２絶縁膜が存在することにより、高さの大きいメモリセ
ルによる段差を相殺し、所望の平坦化を達成する。境界
領域のメモリセル領域寄りの部分は第１絶縁膜が存在せ
ず且つキャパシタ等も形成されないので、第２絶縁膜形
成前には周囲より窪んだ状態になっている。この窪みが
第２絶縁膜により十分埋め込まれるように、境界領域の
大きさを設定する必要がある。
の間に境界領域を設け、メモリセル領域全体から境界領
域までを第１導電体膜が覆っており、この第１導電体膜
の境界領域上にある部分の１部から周辺回路領域全体ま
でを第１絶縁膜が覆っている。すなわち、第１絶縁膜
は、周辺回路領域と、境界領域の周辺回路領域寄りの部
分に存在し、メモリセル領域と、境界領域のメモリセル
領域寄りの部分には存在しない。これにより、メモリセ
ル領域を取り巻く基板領域の高さを第１絶縁膜の厚さ分
だけ増加させ、メモリセル領域に形成されるキャパシタ
等とその周辺の高低差を相殺する。したがって、第１絶
縁膜の厚さは、メモリセル領域に形成されるキャパシタ
等の高さに応じた厚さとする。そして、上記第１絶縁膜
と、これが存在しない第１導電体膜の部分とを覆って第
２絶縁膜が存在することにより、高さの大きいメモリセ
ルによる段差を相殺し、所望の平坦化を達成する。境界
領域のメモリセル領域寄りの部分は第１絶縁膜が存在せ
ず且つキャパシタ等も形成されないので、第２絶縁膜形
成前には周囲より窪んだ状態になっている。この窪みが
第２絶縁膜により十分埋め込まれるように、境界領域の
大きさを設定する必要がある。
【００１４】典型的には、メモリセルは転送トランジス
タとキャパシタとから構成される。本発明の半導体装置
の製造方法においては、半導体基板上に第１領域と第２
領域とこれら両者の間の境界領域とを画定し、第１領域
および第２領域に第１素子を形成し、第１領域にのみ第
２素子を形成する。典型的には、第１の素子がＭＯＳ型
トランジスタ等の高さの小さい素子であり、第２の素子
がキャパシタ等の高さの大きい素子である。
タとキャパシタとから構成される。本発明の半導体装置
の製造方法においては、半導体基板上に第１領域と第２
領域とこれら両者の間の境界領域とを画定し、第１領域
および第２領域に第１素子を形成し、第１領域にのみ第
２素子を形成する。典型的には、第１の素子がＭＯＳ型
トランジスタ等の高さの小さい素子であり、第２の素子
がキャパシタ等の高さの大きい素子である。
【００１５】第１領域から境界領域まで延在する第１導
電体膜を形成する。典型的には、第１の導電体膜をキャ
パシタの一方の電極として形成する。基板の全面に第１
絶縁膜を形成した後、第１絶縁膜の第１領域を覆う部分
を除去することにより第１導電体膜を露出させる。この
工程において、第１絶縁膜除去のためのエッチングは、
第１導電体膜によって容易に終点制御されるので、複雑
なエッチング制御を一切必要としない。この点が本発明
の方法の一つの大きな利点である。
電体膜を形成する。典型的には、第１の導電体膜をキャ
パシタの一方の電極として形成する。基板の全面に第１
絶縁膜を形成した後、第１絶縁膜の第１領域を覆う部分
を除去することにより第１導電体膜を露出させる。この
工程において、第１絶縁膜除去のためのエッチングは、
第１導電体膜によって容易に終点制御されるので、複雑
なエッチング制御を一切必要としない。この点が本発明
の方法の一つの大きな利点である。
【００１６】第１絶縁膜とはエッチング特性の異なる第
３の絶縁膜を第１導電体膜上に積層しておくことが望ま
しい。第３絶縁膜の材料として、第１、第２絶縁膜のリ
フローのための加熱により望ましくない物質が第１絶縁
膜中へ拡散侵入しない物質を選択する。これにより、第
１絶縁膜の除去による第１導電体膜の露出工程におい
て、第１導電体膜上の第３絶縁膜により容易にエッチン
グ終点検出を行うことができると共に、リフロー時の加
熱により第１絶縁膜および／または第２絶縁膜から望ま
しくない物質が第１絶縁膜中に拡散するのを防止する保
護膜として作用させることができる。
３の絶縁膜を第１導電体膜上に積層しておくことが望ま
しい。第３絶縁膜の材料として、第１、第２絶縁膜のリ
フローのための加熱により望ましくない物質が第１絶縁
膜中へ拡散侵入しない物質を選択する。これにより、第
１絶縁膜の除去による第１導電体膜の露出工程におい
て、第１導電体膜上の第３絶縁膜により容易にエッチン
グ終点検出を行うことができると共に、リフロー時の加
熱により第１絶縁膜および／または第２絶縁膜から望ま
しくない物質が第１絶縁膜中に拡散するのを防止する保
護膜として作用させることができる。
【００１７】本発明において典型的には、多結晶シリコ
ン膜とシリコン窒化膜とをこの順で積層することにより
第１の導電体膜を形成し、第１および第２の絶縁膜とし
て不純物を含有したシリコン酸化膜を形成し、フッ酸を
含む溶液によるエッチングにより第１の絶縁膜の第１の
領域を覆う部分を除去して第１の導電体膜を露出させ、
第２の絶縁膜を形成した後に熱処理することによって第
１および第２の絶縁膜をリフローする。
ン膜とシリコン窒化膜とをこの順で積層することにより
第１の導電体膜を形成し、第１および第２の絶縁膜とし
て不純物を含有したシリコン酸化膜を形成し、フッ酸を
含む溶液によるエッチングにより第１の絶縁膜の第１の
領域を覆う部分を除去して第１の導電体膜を露出させ、
第２の絶縁膜を形成した後に熱処理することによって第
１および第２の絶縁膜をリフローする。
【００１８】メモリの場合は、高低差の生ずるのはメモ
リセル領域と周辺回路領域との間のみであるためパター
ン的には比較的単純であり、且つ配線形成前であるから
熱処理温度の制約が緩い。本発明においては、このこと
を利用して配線平坦化時の問題を解消した。望ましい一
実施態様においては、メモリセル領域と周辺回路領域と
これらの間の境界領域とを画定し、メモリセル領域を覆
い境界領域まで延在する導電体膜パターンを形成し、全
面に例えばＢＰＳＧ膜を形成した後に境界領域からメモ
リセル領域までの部分を除去し、次いで全面に再度例え
ばＢＰＳＧ膜を形成し、両ＢＰＳＧ膜を熱処理してリフ
ローさせる。
リセル領域と周辺回路領域との間のみであるためパター
ン的には比較的単純であり、且つ配線形成前であるから
熱処理温度の制約が緩い。本発明においては、このこと
を利用して配線平坦化時の問題を解消した。望ましい一
実施態様においては、メモリセル領域と周辺回路領域と
これらの間の境界領域とを画定し、メモリセル領域を覆
い境界領域まで延在する導電体膜パターンを形成し、全
面に例えばＢＰＳＧ膜を形成した後に境界領域からメモ
リセル領域までの部分を除去し、次いで全面に再度例え
ばＢＰＳＧ膜を形成し、両ＢＰＳＧ膜を熱処理してリフ
ローさせる。
【００１９】最初のＢＰＳＧ膜除去の際には、この下に
導電体膜パターンが存在するため、これが露出するまで
エッチングを続行すればよく、したがって、エッチング
制御が極めて容易である。このＢＰＳＧ膜の形成とエッ
チングにより、局所的な凹凸は容易に平坦化され、ＳＯ
Ｇ等の特殊な材料を用いることなく、基板全体にわたっ
て必要な平坦化が達成される。
導電体膜パターンが存在するため、これが露出するまで
エッチングを続行すればよく、したがって、エッチング
制御が極めて容易である。このＢＰＳＧ膜の形成とエッ
チングにより、局所的な凹凸は容易に平坦化され、ＳＯ
Ｇ等の特殊な材料を用いることなく、基板全体にわたっ
て必要な平坦化が達成される。
【００２０】以下に、実施例によって本発明を更に詳細
に説明する。
に説明する。
【００２１】
【実施例】〔実施例１〕本発明に従い、ＤＲＡＭセルを
有する半導体装置を図２〜図７に示した手順で作成し
た。工程１（図２） 従来と同様の手順により、シリコン基板２０１上にフィ
ン型キャパシタを有するＤＲＡＭセル２１０と周辺回路
２２０を形成した。但し、セル２１０の対向電極パター
ン２１１を領域２１０と２２０との間の境界領域２３０
にまで延在させた点が従来と異なる。境界領域の幅
（Ｗ）は１０μｍとした。
有する半導体装置を図２〜図７に示した手順で作成し
た。工程１（図２） 従来と同様の手順により、シリコン基板２０１上にフィ
ン型キャパシタを有するＤＲＡＭセル２１０と周辺回路
２２０を形成した。但し、セル２１０の対向電極パター
ン２１１を領域２１０と２２０との間の境界領域２３０
にまで延在させた点が従来と異なる。境界領域の幅
（Ｗ）は１０μｍとした。
【００２２】ここで、図２に示した構造は下記のように
構成されている。ｐ型シリコン半導体基板２０１の表面
に、素子分離用のフィールド酸化膜２０２が設けられて
いる。フィールド酸化膜２０２で画定された活性領域に
は、ゲート酸化膜２０３が形成され、ゲート酸化膜２０
３上からフィールド酸化膜２０２上に延在する１層目の
ポリシリコンから成るゲート電極２０４が形成されてい
る。ゲート電極２０４は、メモリセルのトランスファー
トランジスタのゲート電極とリード線とを同時に構成
し、周辺回路領域２２０ではＭＯＳＦＥＴのゲート電極
を構成している。
構成されている。ｐ型シリコン半導体基板２０１の表面
に、素子分離用のフィールド酸化膜２０２が設けられて
いる。フィールド酸化膜２０２で画定された活性領域に
は、ゲート酸化膜２０３が形成され、ゲート酸化膜２０
３上からフィールド酸化膜２０２上に延在する１層目の
ポリシリコンから成るゲート電極２０４が形成されてい
る。ゲート電極２０４は、メモリセルのトランスファー
トランジスタのゲート電極とリード線とを同時に構成
し、周辺回路領域２２０ではＭＯＳＦＥＴのゲート電極
を構成している。
【００２３】ゲート電極２０４とフィールド酸化膜２０
２をマスクとして形成されたｎ型拡散層２０５が、メモ
リセルのトランスファートランジスタと周辺回路ＭＯＳ
ＦＥＴのソース・ドレインを構成する。ゲート電極２０
４とｎ型拡散層２０５を覆うＳｉＯ2 から成る絶縁膜２
０６に形成されたコンタクトホール２０６Ａを通して、
２層目ポリシリコン２０７がｎ型拡散層２０５とコンタ
クトしている。２層目ポリシリコン２０７は、メモリセ
ル領域２１０ではビット線を構成し、周辺回路領域２２
０では後述する座蒲団（パッド層）を構成する。
２をマスクとして形成されたｎ型拡散層２０５が、メモ
リセルのトランスファートランジスタと周辺回路ＭＯＳ
ＦＥＴのソース・ドレインを構成する。ゲート電極２０
４とｎ型拡散層２０５を覆うＳｉＯ2 から成る絶縁膜２
０６に形成されたコンタクトホール２０６Ａを通して、
２層目ポリシリコン２０７がｎ型拡散層２０５とコンタ
クトしている。２層目ポリシリコン２０７は、メモリセ
ル領域２１０ではビット線を構成し、周辺回路領域２２
０では後述する座蒲団（パッド層）を構成する。
【００２４】２層目ポリシリコン２０７を覆う、ＳｉＯ
2 とＳｉＮの積層から成る絶縁膜２０８に形成されたコ
ンタクトホール２０８Ａを通してフィン型の蓄積電極２
０９が、メモリセルのトランスファートランジスタのド
レイン２０５に接続している。この蓄積電極２０９はメ
モリセル領域２１０にのみ形成されている。更に、蓄積
電極２０９を覆う誘電体膜（図示せず）を覆って、対向
電極２１１が形成されている。
2 とＳｉＮの積層から成る絶縁膜２０８に形成されたコ
ンタクトホール２０８Ａを通してフィン型の蓄積電極２
０９が、メモリセルのトランスファートランジスタのド
レイン２０５に接続している。この蓄積電極２０９はメ
モリセル領域２１０にのみ形成されている。更に、蓄積
電極２０９を覆う誘電体膜（図示せず）を覆って、対向
電極２１１が形成されている。
【００２５】ゲート電極２０４を厚さ１０００Å、ビッ
ト線２０７を厚さ１０００Å、蓄積電極２０９を全高３
０００Å（５００Åのフィンと５００Åの隙間がそれぞ
れ３回ずつ繰り返されている）、および対向電極２１１
を厚さ８００Åで形成したので、周辺回路領域２２０の
パターンが何も無い部分とメモリセル領域２１０との高
低差は約５８００Åである。
ト線２０７を厚さ１０００Å、蓄積電極２０９を全高３
０００Å（５００Åのフィンと５００Åの隙間がそれぞ
れ３回ずつ繰り返されている）、および対向電極２１１
を厚さ８００Åで形成したので、周辺回路領域２２０の
パターンが何も無い部分とメモリセル領域２１０との高
低差は約５８００Åである。
【００２６】なお、以下の図３〜図９においては、図面
を簡潔にするために上記参照符号の内、本発明の特徴に
直接関係しない構成要素を表示する参照符号２０２〜２
０９は敢えて付すことを避けた。これらについては図２
を参照することとする。工程２（図３） 基板全面に、ＣＶＤ法によりＢＰＳＧ膜２４１をメモリ
セル領域２１０と周辺回路領域２２０の高低差分（本実
施例では５８００Å）だけ成長させた。フォトリソグラ
フィー技術により、周辺回路２２０全面と境界領域２３
０の一部とを覆うレジストパターン２４２を形成した。
その際、境界領域２３０内にあるレジストパターン２４
２の縁部２４２Ｐは、対向電極２１１の延在部２１１Ｐ
の上方に位置するようにした。工程３（図４） レジスト２４２をマスクとしてＢＰＳＧ膜２４１をＣＨ
Ｆ3 ／Ｈｅにて異方性エッチングした後、レジスト２４
２を除去した。これにより、周辺回路領域２２０から境
界領域２３０の周辺回路領域２２０寄りの部分２３０Ｐ
までを覆うように、ＢＰＳＧ膜２４１がパターニングさ
れた。ここでは異方性エッチングを行ったが、ＨＦ溶液
等の等方性エッチングを行ってもよい。いずれの場合に
も、対向電極２１１（例えば多結晶シリコンから成る）
の延在部２１１Ｐでエッチングが自動的に停止するの
で、エッチング終点制御を容易に行うことができる。
を簡潔にするために上記参照符号の内、本発明の特徴に
直接関係しない構成要素を表示する参照符号２０２〜２
０９は敢えて付すことを避けた。これらについては図２
を参照することとする。工程２（図３） 基板全面に、ＣＶＤ法によりＢＰＳＧ膜２４１をメモリ
セル領域２１０と周辺回路領域２２０の高低差分（本実
施例では５８００Å）だけ成長させた。フォトリソグラ
フィー技術により、周辺回路２２０全面と境界領域２３
０の一部とを覆うレジストパターン２４２を形成した。
その際、境界領域２３０内にあるレジストパターン２４
２の縁部２４２Ｐは、対向電極２１１の延在部２１１Ｐ
の上方に位置するようにした。工程３（図４） レジスト２４２をマスクとしてＢＰＳＧ膜２４１をＣＨ
Ｆ3 ／Ｈｅにて異方性エッチングした後、レジスト２４
２を除去した。これにより、周辺回路領域２２０から境
界領域２３０の周辺回路領域２２０寄りの部分２３０Ｐ
までを覆うように、ＢＰＳＧ膜２４１がパターニングさ
れた。ここでは異方性エッチングを行ったが、ＨＦ溶液
等の等方性エッチングを行ってもよい。いずれの場合に
も、対向電極２１１（例えば多結晶シリコンから成る）
の延在部２１１Ｐでエッチングが自動的に停止するの
で、エッチング終点制御を容易に行うことができる。
【００２７】ＲＩＥ法によりエッチングを行う場合に
は、対向電極２１１が露出した時点でプラズマの発光ス
ペクトルが変化するので、これをエッチング終点検出に
用いると良い。対向電極２１１がメモリセル２１０全体
を覆っており、基板面積中に占める割合が大きいので、
このような終点検出が容易に行える。また、境界領域２
３０の幅（Ｗ）を適宜大きく設定することができるの
で、ＨＦ等による等方性エッチングを用いることができ
る。この場合、例えば多結晶シリコンから成る対向電極
２１１はほとんどエッチングされないので、エッチング
時間が過剰となっても支障は生じない。
は、対向電極２１１が露出した時点でプラズマの発光ス
ペクトルが変化するので、これをエッチング終点検出に
用いると良い。対向電極２１１がメモリセル２１０全体
を覆っており、基板面積中に占める割合が大きいので、
このような終点検出が容易に行える。また、境界領域２
３０の幅（Ｗ）を適宜大きく設定することができるの
で、ＨＦ等による等方性エッチングを用いることができ
る。この場合、例えば多結晶シリコンから成る対向電極
２１１はほとんどエッチングされないので、エッチング
時間が過剰となっても支障は生じない。
【００２８】このように、配線段差を平坦化する従来技
術に比べて、本発明ではエッチング制御を極めて容易に
行える点が大きな利点の一つである。工程４（図５） ＣＶＤ法により、新たなＢＰＳＧ膜２４３を、先のＢＰ
ＳＧパターン２４１の端部２４１Ｐとメモリセル２１０
との間の窪みを丁度埋める程度の厚さ（本実施例では２
５００Åとした）に成長させた。但し、本実施例におい
ては次工程でリフローを実施するので、上記窪みの埋め
込みはあまり厳密に行う必要はない。工程５（図６） 窒素雰囲気中にて８５０℃で２０分間の熱処理を行い、
ＢＰＳＧ膜２４１および２４２をリフローした。これに
より、局所的に浅い凹凸は若干残存したが、メモリセル
２１０と周辺２２０との大きな高低差は実質的に解消さ
れた。また、残存する局所的な凹凸もリフロー条件次第
で十分に平滑化することができる。
術に比べて、本発明ではエッチング制御を極めて容易に
行える点が大きな利点の一つである。工程４（図５） ＣＶＤ法により、新たなＢＰＳＧ膜２４３を、先のＢＰ
ＳＧパターン２４１の端部２４１Ｐとメモリセル２１０
との間の窪みを丁度埋める程度の厚さ（本実施例では２
５００Åとした）に成長させた。但し、本実施例におい
ては次工程でリフローを実施するので、上記窪みの埋め
込みはあまり厳密に行う必要はない。工程５（図６） 窒素雰囲気中にて８５０℃で２０分間の熱処理を行い、
ＢＰＳＧ膜２４１および２４２をリフローした。これに
より、局所的に浅い凹凸は若干残存したが、メモリセル
２１０と周辺２２０との大きな高低差は実質的に解消さ
れた。また、残存する局所的な凹凸もリフロー条件次第
で十分に平滑化することができる。
【００２９】このようにリフロー処理を用いることがで
きるため、ＳＯＧ等の特殊な材料を用いる必要がなく、
ＢＰＳＧのような通常の材料で十分に平坦化することが
でき、極めて安定した製造が可能になる。この点も、従
来の平坦化技術に対する本発明の大きな利点の一つであ
る。工程６（図７） リソグラフィー技術により、上層配線との電気的接続を
取るためのスルーホール２４４を形成した。通常このス
ルーホール２４４は図示したように周辺回路に形成され
るので、厚いＢＰＳＧ膜を貫通するため、従来に比べて
深くなる。この点を考慮して、拡散層２０５と配線とが
接続する部分には、ビット線と同じ材料のパッド層２２
２（いわゆる「座蒲団」）を挿入してある。このパッド
層あるいは座蒲団に関しては、特開平１−１２０８６３
に詳述されている。このパッド層を設けたことによっ
て、比較的大きなスルーホールが実現できること、形状
の微妙な変化があっても隣接するゲート電極と短絡しな
いこと等の利点が得られる。
きるため、ＳＯＧ等の特殊な材料を用いる必要がなく、
ＢＰＳＧのような通常の材料で十分に平坦化することが
でき、極めて安定した製造が可能になる。この点も、従
来の平坦化技術に対する本発明の大きな利点の一つであ
る。工程６（図７） リソグラフィー技術により、上層配線との電気的接続を
取るためのスルーホール２４４を形成した。通常このス
ルーホール２４４は図示したように周辺回路に形成され
るので、厚いＢＰＳＧ膜を貫通するため、従来に比べて
深くなる。この点を考慮して、拡散層２０５と配線とが
接続する部分には、ビット線と同じ材料のパッド層２２
２（いわゆる「座蒲団」）を挿入してある。このパッド
層あるいは座蒲団に関しては、特開平１−１２０８６３
に詳述されている。このパッド層を設けたことによっ
て、比較的大きなスルーホールが実現できること、形状
の微妙な変化があっても隣接するゲート電極と短絡しな
いこと等の利点が得られる。
【００３０】次に、ＣＶＤ法によりＴｉ−ＴｉＮ−Ｗを
連続的に成長させてスルーホール２４４を埋め込んだ
後、リソグラフィー技術により配線パターン２４５を形
成した。この配線パターン形成は、高低差のほとんど無
い平坦な状態で行うことができるので、従来技術におけ
る焦点深度の問題が解消され、極めて高精度に行うこと
ができる。 〔実施例２〕本発明に従い、実施例１と同様の手順によ
りＤＲＡＭセルを有する半導体装置を作製した。但し、
下記の点が実施例１と異なる。工程１（図８） 実施例１と同様の操作を行った。但し、多結晶シリコン
から成る対向電極２１１の上面をシリコン窒化膜２１５
で被覆した積層構造とした。工程２（図９） 基板全面に、シリコン酸化膜２１６を形成し、その上に
実施例１と同様にＣＶＤ法によりＢＰＳＧ膜２４１をメ
モリセル領域２１０と周辺回路領域２２０の高低差分
（５８００Å）だけ成長させた。フォトリソグラフィー
技術により、周辺回路２２０全面と境界領域２３０の一
部とを覆うレジストパターン２４２を形成した。その
際、境界領域２３０内にあるレジストパターン２４２の
縁部２４２Ｐは、対向電極２１１の延在部２１１Ｐの上
方に位置するようにした。
連続的に成長させてスルーホール２４４を埋め込んだ
後、リソグラフィー技術により配線パターン２４５を形
成した。この配線パターン形成は、高低差のほとんど無
い平坦な状態で行うことができるので、従来技術におけ
る焦点深度の問題が解消され、極めて高精度に行うこと
ができる。 〔実施例２〕本発明に従い、実施例１と同様の手順によ
りＤＲＡＭセルを有する半導体装置を作製した。但し、
下記の点が実施例１と異なる。工程１（図８） 実施例１と同様の操作を行った。但し、多結晶シリコン
から成る対向電極２１１の上面をシリコン窒化膜２１５
で被覆した積層構造とした。工程２（図９） 基板全面に、シリコン酸化膜２１６を形成し、その上に
実施例１と同様にＣＶＤ法によりＢＰＳＧ膜２４１をメ
モリセル領域２１０と周辺回路領域２２０の高低差分
（５８００Å）だけ成長させた。フォトリソグラフィー
技術により、周辺回路２２０全面と境界領域２３０の一
部とを覆うレジストパターン２４２を形成した。その
際、境界領域２３０内にあるレジストパターン２４２の
縁部２４２Ｐは、対向電極２１１の延在部２１１Ｐの上
方に位置するようにした。
【００３１】レジスト２４２をマスクとしてＢＰＳＧ膜
２４１およびシリコン酸化膜２１６をＨＦ溶液中で等方
的にエッチングした後、レジスト２４２を除去した。こ
れにより、周辺回路領域２２０から境界領域２３０の周
辺回路領域２２０寄りの部分２３０Ｐまでを覆うよう
に、ＢＰＳＧ膜２４１がパターニングされた。このエッ
チングの際、シリコン窒化膜２１５がエッチングストッ
パとして作用し、多結晶シリコン２１１の表面は露出さ
れない。
２４１およびシリコン酸化膜２１６をＨＦ溶液中で等方
的にエッチングした後、レジスト２４２を除去した。こ
れにより、周辺回路領域２２０から境界領域２３０の周
辺回路領域２２０寄りの部分２３０Ｐまでを覆うよう
に、ＢＰＳＧ膜２４１がパターニングされた。このエッ
チングの際、シリコン窒化膜２１５がエッチングストッ
パとして作用し、多結晶シリコン２１１の表面は露出さ
れない。
【００３２】以下は実施例１と同様の手順で平坦化、ス
ルーホール形成および配線形成を行った。本実施例にお
いては、対向電極の多結晶シリコン２１１がシリコン窒
化膜２１５で保護されているので、その上の形成された
ＢＰＳＧ膜２４１、２４３と直接接触することがない。
したがって、リフローのための熱処理時によってＢＰＳ
Ｇ膜からＢやＰが多結晶シリコン２１１中に拡散侵入す
ることがない。対向電極中の不純物濃度は、抵抗や結晶
粒成長に大きな影響を及ぼすため、不純物濃度に変動が
あるとこれらの特性に大きな変動が生じてしまう。この
点に関しては、特開平１−１８６６５５に詳述されてい
る。本実施例ではそのような望ましくない現象を簡便な
方法で防止することができる。
ルーホール形成および配線形成を行った。本実施例にお
いては、対向電極の多結晶シリコン２１１がシリコン窒
化膜２１５で保護されているので、その上の形成された
ＢＰＳＧ膜２４１、２４３と直接接触することがない。
したがって、リフローのための熱処理時によってＢＰＳ
Ｇ膜からＢやＰが多結晶シリコン２１１中に拡散侵入す
ることがない。対向電極中の不純物濃度は、抵抗や結晶
粒成長に大きな影響を及ぼすため、不純物濃度に変動が
あるとこれらの特性に大きな変動が生じてしまう。この
点に関しては、特開平１−１８６６５５に詳述されてい
る。本実施例ではそのような望ましくない現象を簡便な
方法で防止することができる。
【００３３】なお、不純物の拡散に関連して本発明は下
記の点でも利点がある。すなわち、本発明のように対向
電極上に最初のＢＰＳＧパターンを形成しない場合に
は、エッチングが過剰になるとトランジスタ領域のシリ
コン基板２０１が露出し、ＢＰＳＧからの不純物拡散に
よってトランジスタが破壊される危険がある。このよう
な危険を回避するためにも、本発明に従ってリフローを
行う平坦化方法は非常に有利である。
記の点でも利点がある。すなわち、本発明のように対向
電極上に最初のＢＰＳＧパターンを形成しない場合に
は、エッチングが過剰になるとトランジスタ領域のシリ
コン基板２０１が露出し、ＢＰＳＧからの不純物拡散に
よってトランジスタが破壊される危険がある。このよう
な危険を回避するためにも、本発明に従ってリフローを
行う平坦化方法は非常に有利である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭあるいはＳＲＡＭ等の半導体装置において、メ
モリセル領域の高さが大きくその周辺回路領域との間に
大きな段差が生じても、これら領域上を横断する上層の
配線を高精度にパターニングするのに十分な平坦化を行
うことができる。これによりメモリセル領域と周辺回路
領域の高低差を解消し、微細な配線パターンを形成する
ことができる。またα線ソフトエラーの防止をメモリセ
ル容量の増大によって行うことができるので、従来のよ
うにＥＣＣを用いる場合に比べて、高速動作を十分に確
保できる。
ＤＲＡＭあるいはＳＲＡＭ等の半導体装置において、メ
モリセル領域の高さが大きくその周辺回路領域との間に
大きな段差が生じても、これら領域上を横断する上層の
配線を高精度にパターニングするのに十分な平坦化を行
うことができる。これによりメモリセル領域と周辺回路
領域の高低差を解消し、微細な配線パターンを形成する
ことができる。またα線ソフトエラーの防止をメモリセ
ル容量の増大によって行うことができるので、従来のよ
うにＥＣＣを用いる場合に比べて、高速動作を十分に確
保できる。
【図１】（ａ）〜（ｃ）は従来の平坦化方法の手順を示
す断面図である。
す断面図である。
【図２】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、メモリセ
ル領域から境界領域上に延在する対向電極を形成した段
階を示す。
手順の一例における工程を示す断面図であり、メモリセ
ル領域から境界領域上に延在する対向電極を形成した段
階を示す。
【図３】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図２の段
階に続いて、基板全面を覆う第１の絶縁膜とその上のレ
ジストパターンを形成した段階を示す。
手順の一例における工程を示す断面図であり、図２の段
階に続いて、基板全面を覆う第１の絶縁膜とその上のレ
ジストパターンを形成した段階を示す。
【図４】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図３の段
階に続いて、レジストをマスクとして第１の絶縁膜のエ
ッチングを行った段階を示す。
手順の一例における工程を示す断面図であり、図３の段
階に続いて、レジストをマスクとして第１の絶縁膜のエ
ッチングを行った段階を示す。
【図５】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図４の段
階に続いて、更に基板全面に第２の絶縁膜を形成し、境
界領域に残された窪みを埋め込んだ段階を示す。
手順の一例における工程を示す断面図であり、図４の段
階に続いて、更に基板全面に第２の絶縁膜を形成し、境
界領域に残された窪みを埋め込んだ段階を示す。
【図６】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図５の段
階に続いて、第１および第２の絶縁膜をリフローして平
坦な表面を持つ絶縁膜とした段階を示す。
手順の一例における工程を示す断面図であり、図５の段
階に続いて、第１および第２の絶縁膜をリフローして平
坦な表面を持つ絶縁膜とした段階を示す。
【図７】本発明に従って平坦化を行う半導体装置の製造
手順の一例における工程を示す断面図であり、図５の段
階に続いて、絶縁膜にスルーホールを形成した後、スル
ーホールの埋め込みおよび配線パターンの形成を行った
段階を示す。
手順の一例における工程を示す断面図であり、図５の段
階に続いて、絶縁膜にスルーホールを形成した後、スル
ーホールの埋め込みおよび配線パターンの形成を行った
段階を示す。
【図８】本発明に従って平坦化を行う半導体装置の製造
手順の他の例における工程を示す断面図であり、メモリ
セル領域から境界領域上に延在する対向電極とその上を
被覆する窒化膜とを形成した段階を示す。
手順の他の例における工程を示す断面図であり、メモリ
セル領域から境界領域上に延在する対向電極とその上を
被覆する窒化膜とを形成した段階を示す。
【図９】本発明に従って平坦化を行う半導体装置の製造
手順の他の例における工程を示す断面図であり、図８の
段階に続いて、第１の絶縁膜を形成およびパターニング
した段階を示す。
手順の他の例における工程を示す断面図であり、図８の
段階に続いて、第１の絶縁膜を形成およびパターニング
した段階を示す。
１０…基板 １１…配線 １２…絶縁膜 １３…レジストパターン １４…絶縁膜 ２０１…ｐ型シリコン基板 ２０２…素子分離用のフィールド酸化膜 ２０３…ゲート酸化膜 ２０４…１層目ポリシリコンから成るゲート電極 ２０５…ｎ型拡散層 ２０６…ＳｉＯ2 から成る絶縁膜 ２０６Ａ…コンタクトホール ２０７…２層目ポリシリコン ２０８…ＳｉＯ2 とＳｉＮの積層から成る絶縁膜 ２０８Ａ…コンタクトホール ２０９…フィン型蓄積電極 ２１０…メモリセル領域 ２１１…対向電極（多結晶シリコン） ２１１Ｐ…対向電極の延在部 ２１５…窒化シリコン膜 ２１６…シリコン酸化膜 ２２０…周辺回路領域 ２２２…パッド層あるいは「座蒲団」 ２３０…境界領域 ２３０Ｐ…境界領域２３０のメモリセル領域２２０寄り
の部分 ２４１…第１の絶縁膜（ＢＰＳＧ膜） ２４２…レジストパターン ２４３…第２の絶縁膜（ＢＰＳＧ膜） ２４４…スルーホール ２４５…配線
の部分 ２４１…第１の絶縁膜（ＢＰＳＧ膜） ２４２…レジストパターン ２４３…第２の絶縁膜（ＢＰＳＧ膜） ２４４…スルーホール ２４５…配線
Claims (10)
- 【請求項１】 半導体基板上にメモリセル領域と周辺回
路領域とこれら両者の間の境界領域とを備え、 該メモリセル領域を覆い、該境界領域に延在した第１の
導電体膜と、 該第１の導電体膜の上記延在部の１部と該周辺回路領域
とを覆う第１の絶縁膜と、 該第１の絶縁膜と該第１の導電体膜とを覆う第２の絶縁
膜と、 該第１および第２の絶縁膜を貫いて開口されたスルーホ
ールと、 該スルーホールを介して他の導電体層と電気的に接続し
且つ該メモリセル領域から該周辺回路領域まで延在する
第２の導電体膜とを有することを特徴とする半導体装
置。 - 【請求項２】 前記第１の絶縁膜の厚さが、前記メモリ
セル領域と前記周辺回路領域との高低差に相当すること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記メモリセルは転送トランジスタとキ
ャパシタとから構成され、前記第１の導電体膜が該キャ
パシタの一方の電極を構成することを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 前記第１および第２の絶縁膜とはエッチ
ング特性の異なる絶縁膜が該第１の導電体膜上に積層さ
れていることを特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記第１および第２の絶縁膜は不純物を
含有し、リフローされていることを特徴とする請求項１
から４までのいずれか１項に記載の半導体装置。 - 【請求項６】 半導体基板上に第１の領域と第２の領域
とこれら両者の間の境界領域とを画定する工程、 該第１および第２の領域に第１の素子を形成する工程、 該第１の領域にのみ第２の素子を形成する工程、 該第１の領域から該境界領域まで延在する第１の導電体
膜を形成する工程、 該基板の全面に第１の絶縁膜を形成する工程、 該第１の絶縁膜の該第１の領域を覆う部分を除去するこ
とにより該第１の導電体膜を露出させる工程、 該基板の全面に第２の絶縁膜を形成する工程、 該第１および第２の絶縁膜を選択的に除去してスルーホ
ールを形成する工程、および該第１の領域から該第２の
領域まで延在する第２の導電体膜を形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第１の絶縁膜を除去して前記第１の
導電体膜を露出させるためのエッチングの際に、該第１
の導電体膜により該エッチングの終点検出を行うことを
特徴とする請求項６記載の方法。 - 【請求項８】 前記第１の素子がＭＯＳ型トランジスタ
であり、前記第２の素子がキャパシタであることを特徴
とする請求項７記載の方法。 - 【請求項９】 前記第１の導電体膜が前記キャパシタの
一方の電極を形成することを特徴とする請求項８記載の
方法。 - 【請求項１０】 多結晶シリコン膜とシリコン窒化膜と
をこの順で積層することにより前記第１の導電体膜を形
成し、 前記第１および第２の絶縁膜として不純物を含有したシ
リコン酸化膜を形成し、 フッ酸を含む溶液によるエッチングにより前記第１の絶
縁膜の前記第１の領域を覆う部分を除去して前記第１の
導電体膜を露出させ、 前記第２の絶縁膜を形成した後に熱処理することによっ
て前記第１および第２の絶縁膜をリフローすることを特
徴とする請求項６から９までのいずれか１項記載の方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09672692A JP3176422B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置およびその製造方法 |
| KR93006383A KR0121297B1 (en) | 1992-04-16 | 1993-04-16 | Semiconductor device and process of producing the same |
| US08/318,261 US5591659A (en) | 1992-04-16 | 1994-10-05 | Process of producing a semiconductor device in which a height difference between a memory cell area and a peripheral area is eliminated |
| US08/376,082 US5550395A (en) | 1992-04-16 | 1995-01-20 | Semiconductor device and process of producing same |
| US08/643,938 US5688712A (en) | 1992-04-16 | 1996-05-07 | Process for producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09672692A JP3176422B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299599A true JPH05299599A (ja) | 1993-11-12 |
| JP3176422B2 JP3176422B2 (ja) | 2001-06-18 |
Family
ID=14172743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09672692A Expired - Fee Related JP3176422B2 (ja) | 1992-04-16 | 1992-04-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176422B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405800A (en) * | 1993-07-13 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor memory device |
| US5591659A (en) * | 1992-04-16 | 1997-01-07 | Fujitsu Limited | Process of producing a semiconductor device in which a height difference between a memory cell area and a peripheral area is eliminated |
| KR970003635A (ko) * | 1995-06-30 | 1997-01-28 | 김주용 | 반도체소자 제조방법 |
| US6023099A (en) * | 1996-12-25 | 2000-02-08 | Nec Corporation | Semiconductor integrated circuit device with dummy pattern for equalizing thickness of inter-level insulating structure |
-
1992
- 1992-04-16 JP JP09672692A patent/JP3176422B2/ja not_active Expired - Fee Related
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| KR100284066B1 (ko) * | 1996-12-25 | 2001-03-02 | 가네꼬 히사시 | 인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치 |
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