JPH04333258A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04333258A JP3102328A JP10232891A JPH04333258A JP H04333258 A JPH04333258 A JP H04333258A JP 3102328 A JP3102328 A JP 3102328A JP 10232891 A JP10232891 A JP 10232891A JP H04333258 A JPH04333258 A JP H04333258A
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insulating film
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に溝を用いる素子分離領域の形成方法に関する
。
【０００２】
【従来の技術】従来の溝を用いる素子分離領域の形成方
法を図２を用いて説明する。
【０００３】まず、図２（ａ）に示す様に、Ｐ型のシリ
コン基板１上にゲート酸化膜２を形成する。続いてその
上に多結晶シリコン膜３およびＢＰＳＧ膜４を順次形成
する。次にフォトレジスト膜５を形成したのち、素子分
離領域６となる所のみ開孔する。次にこのフォトレジス
ト膜５をマスクにＢＰＳＧ膜４と多結晶シリコン膜３お
よびゲート酸化膜２をエッチングし、シリコン基板１を
露出させる。次に図２（ｂ）に示す様に、フォトレジス
ト膜５を除去したのち、ＢＰＳＧ膜４をマスクにエッチ
ングを行い、シリコン基板１に溝７を形成する。
【０００４】次に図２（ｃ）に示す様に、全面にＢＰＳ
Ｇ膜９ＡをＣＶＤ法により堆積し、９００℃程度の熱処
理によりこれをリフローし、溝７を埋める。次に図２（
ｄ）に示す様に、多結晶シリコン膜３をストッパーとし
てＢＰＳＧ膜９および４をエッチングすると、ＢＰＳＧ
膜が埋込まれた溝により素子分離領域が形成される。 ただし、多結晶シリコン膜３の上面でエッチバックを止
めるのは難しいので、溝中にくぼみ１０Ａを生ずる。次
に全面にタングステンシリサイド等のシリサイド膜を形
成し、パターニングしてシリサイド配線１１を形成する
。この操作により溝による素子分離領域と自己整合的に
形成された多結晶シリコン膜３とシリサイド膜からなる
ポリサイドゲート電極を有するトランジスタが形成され
る。
【０００５】
【発明が解決しようとする課題】上述した従来の溝によ
る素子分離領域の形成方法では、ＢＰＳＧ膜のエッチバ
ックの制御性の難しさから、エッチバックのストッパー
として用いる多結晶シリコン膜の上面で、エッチバック
を終了させることが出来ない。このため、ひどい場合に
はゲート酸化膜の下面の位置以下にまで埋め込み酸化膜
であるＢＰＳＧ膜の上面が後退し、溝側部においてシリ
コン基板が露出する。このため後工程で導電性膜を形成
した際に、この導電性膜とシリコン基板とがショートを
引き起こすため、溝による素子分離領域が安定に形成で
きなくなり、半導体装置の信頼性および歩留りを低下さ
せるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にゲート絶縁膜を介して多結晶シ
リコン膜及び第１の絶縁膜を順次形成する工程と、素子
分離領域の前記第１の絶縁膜と前記多結晶シリコン膜お
よび前記ゲート絶縁膜を選択的にエッチングする工程と
、エッチングされたこの第１の絶縁膜をマスクとして前
記半導体基板をエッチングし溝を形成する工程と、この
溝を含む全面上に第２の絶縁膜と第３の絶縁膜を形成し
溝を埋める工程と、前記多結晶シリコン膜をストッパー
として前記第３の絶縁膜と前記第２の絶縁膜および前記
第１の絶縁膜をエッチバックし前記溝内に前記第２及び
第３の絶縁膜を残存させる工程とを含むものである。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
【０００８】まず、図１（ａ）に示す様に、Ｐ型のシリ
コン基板１の少なくともメモリセルとなる部分にゲート
酸化膜２を１０〜２５ｎｍの厚さに形成する。続いて全
面に１００〜１５０ｎｍの厚さに多結晶シリコン膜３及
び第１の絶縁膜として厚さ２００〜３００ｎｍのＢＰＳ
Ｇ膜４を形成する。次にフォトレジスト膜５を用いて将
来素子分離領域６となる所のみ０．４〜０．６μｍの幅
で開孔する。次にこのフォトレジスト膜５をマスクとし
て、ＢＰＳＧ膜４と多結晶シリコン膜３およびゲート酸
化膜２を異方性エッチング法でエッチングし、シリコン
基板１を露出させる。
【０００９】次に図１（ｂ）に示すように、フォトレジ
スト膜５を除去したのち、ＢＰＳＧ膜４をマスクとして
シリコン基板１のエッチングを行ない、深さ０．５〜１
．５μｍの溝７を形成する。
【００１０】次に図１（ｃ）に示す様に、ＣＶＤ法によ
り全面に第２の絶縁膜としてノンドープの酸化シリコン
膜（以下、ＣＶＤ酸化膜という）８を１００〜２００ｎ
ｍ被膜する。続いて溝７を完全に埋め込むために第３の
絶縁膜として、ＣＶＤ酸化膜８よりエッチングレートの
大きいＢＰＳＧ膜を１．０〜２．０μｍの厚さに堆積し
、８５０〜９５０℃程度の熱処理によりこれをリフロー
し、溝を完全に埋め込むと同時に表面を平坦にする。
【００１１】次に図１（ｄ）に示す様に、多結晶シリコ
ン膜３をストッパーとしてＢＰＳＧ膜９とＣＶＤ酸化膜
８とＢＰＳＧ膜４をエッチングする。理想的には第３の
絶縁膜であるＢＰＳＧ膜９の上面がストッパーである多
結晶シリコン膜３の上面と一致したところでエッチバッ
クを止めるのが良いけれども、エッチバックの制御性の
困難からオーバーエッチングとなり、ＣＶＤ酸化膜８よ
り約５０％エッチングレートの大きいＢＰＳＧ膜がより
エッチングされるため、溝７の上部にくぼみ１０が形成
される。しかしＣＶＤ酸化膜８はエッチングレートが小
さいため、ストッパーである多結晶シリコン膜３の上面
とほぼ一致したところでエッチバックが終了する。その
ため溝７の側部でのシリコン基板１の露出が防止される
。次に全面にタングステンシリサイド等のシリサイド膜
を堆積し、選択的に除去することによりシリサイド配線
１１を形成する。この操作により溝による素子分離領域
とそれに自己整合的に形成された多結晶シリコン膜３と
シリサイド膜からなるポリサイドゲート電極を有するト
ランジスタが形成される。
【００１２】以上述べた様に本実施例では、第３の絶縁
膜としてのＢＰＳＧ膜９よりエッチングレートの小さい
第２の絶縁膜としてのＣＶＤ酸化膜８を設けているため
、たとえＢＰＳＧ膜９の上面がゲート酸化膜２の下面の
位置以下となっても、ＣＶＤ酸化膜８の上面がそれ以上
の部分に残っているため、シリサイド配線１１とシリコ
ン基板１とのショートを防ぎ、素子分離領域を安定に形
成できる。
【００１３】また、第２の絶縁膜と第３の絶縁膜のエッ
チングレートがほぼ等しい場合においても、ノンドープ
の第２の絶縁膜がパッシベーションとしての働きをし、
第３の絶縁膜からＰ型のシリコン基板へのボロンやリン
のアウトディフュージョンを抑制するため、溝による素
子分離領域能力が安定になると共に、メモリセルを有す
るトランジスタのしきい値電圧のばらつきを抑制できる
効果がある。
【００１４】なお、第２及び第３の絶縁膜として窒化シ
リコン膜及びＢＰＳＧ膜を用いることもできる。窒化シ
リコン膜の形成の際には溝の表面に薄い酸化膜を形成し
ておくとよい。
【００１５】
【発明の効果】以上説明した様に本発明は、素子分離用
の溝の埋め込みにエッチングレートの小さい絶縁膜と大
きい絶縁膜を用いることにより、これら絶縁膜をエッチ
バックした際のオーバーエッチングによっても、エッチ
ングレートの小さい絶縁膜が溝側の半導体基板の露出を
防ぐため、導電性膜と基板とのショートを回避できる。 従って溝による素子分離領域を安定に形成できるため、
半導体装置の信頼性および歩留りを向上させることがで
きるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
【符号の説明】
１　　　　シリコン基板 ２　　　　ゲート酸化膜 ３　　　　多結晶シリコン膜 ４　　　　ＢＰＳＧ膜 ５　　　　フォトレジスト膜 ６　　　　素子分離領域 ７　　　　溝 ８　　　　ＣＶＤ酸化膜 ９，９Ａ　　　　ＢＰＳＧ膜 １０，１０Ａ　　　　くぼみ １１　　　　シリサイド配線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　半導体基板にゲート絶縁膜を介して多
    結晶シリコン膜及び第１の絶縁膜を順次形成する工程と
    、素子分離領域の前記第１の絶縁膜と前記多結晶シリコ
    ン膜および前記ゲート絶縁膜を選択的にエッチングする
    工程と、エッチングされたこの第１の絶縁膜をマスクと
    して前記半導体基板をエッチングし溝を形成する工程と
    、この溝を含む全面上に第２の絶縁膜と第３の絶縁膜を
    形成し溝を埋める工程と、前記多結晶シリコン膜をスト
    ッパーとして前記第３の絶縁膜と前記第２の絶縁膜およ
    び前記第１の絶縁膜をエッチバックし前記溝内に前記第
    ２及び第３の絶縁膜を残存させる工程とを含むことを特
    徴とする半導体装置の製造方法。
  2. 【請求項２】　　前記第３の絶縁膜は前記第２の絶縁膜
    よりエッチングレートが大である請求項１記載の半導体
    装置の製造方法。
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