JPS618945A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS618945A
JPS618945A JP59130458A JP13045884A JPS618945A JP S618945 A JPS618945 A JP S618945A JP 59130458 A JP59130458 A JP 59130458A JP 13045884 A JP13045884 A JP 13045884A JP S618945 A JPS618945 A JP S618945A
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JP
Japan
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film
recess
polycrystalline silicon
bpsg
substrate
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JP59130458A
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English (en)
Inventor
Hideyuki Ooka
大岡　秀幸
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/133—Reflow oxides and glasses

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体集積回路装置、特に大規模集積回路等
に関し、素子分離領域の微細化のための分離構造及び形
成条件に関する。
（従来技術）　　′　” 半導体集積回路の高集積化に伴い、素子自体の微細化に
加え、現在では素子分離領域の微細化が強く望まれてい
る。このため、例えば、ＭＯＳ（金属−酸化膜一手導体
）型半導体集積回路装置では、従来の選択酸化法に変っ
て、半導体基板表面上の素子分離領域に凹部を形成し、
該凹部内をシリコン膜ないし絶縁膜等で埋込んで素子間
分離を行う、い°わゆる、溝分離法が提案され友。とこ
ろで、溝分離構造は、従来第１図（ａ）〜（ｅ）に示す
ような実施例により形成されておム以゛下に示すような
問題点を有していた。
まず、第１図（ａ）に示すように、半導体基板１の表面
上の分離溝形成領域の前記基板表面を表出するフォトレ
ジストパターン２を、通常のフォトリングラフィ・プロ
セスによｐ形成し、次いで通常の反応性イオンエツチン
グ法？用い、前記フォトレジストパターン２をマスクと
して該半導体装置に分離溝３ｔ−形成する０次いでフォ
トレジストパターン２を除去し九後、熱酸化法を用いて
第１図（′ｂ）に示すように前記半導体基板表面及び分
離溝３内面に二酸化シリコン（８ｉ０ｚ）　Ｍ　４’を
形成し、次いで化学気相成長σ■Ｄ）法を用いて、該基
板上及び分離溝３内面のＳ　ｔＯ，膜４上に窒化シリコ
ン膜５を形成する０次いでＣＶＤ法等によって第１図（
Ｃ）に示すように前記分離溝３内を含む該基板上に多結
晶シリコン膜６を堆積し、該分離溝３内を多結晶シリコ
ン６で満たす。次いで、該多結晶シリコン膜６を、素子
形成領域の前記半導体基板表面が表出し、なおかつ、該
分離溝３内に残存するようにエツチング除去する（第１
図（ｄ）参照）０次いで、分離＄３内に残存する前記多
結晶シリコン６ｔ−酸化し、第１図（ｅ）に示すように
分離構造全完成する０ところで、前記の方法においては
、次のような問題点が存在する。
まず、分離溝内に残し几多結晶シリコン膜を酸化する際
、熱酸化によシ該多結晶シリコン膜が８　ｉｏ、膜に変
わる時に膜厚が増大することにより、分離溝の周辺にス
トレスを発生し、結晶欠陥を引き起こす原因となる０ま
た、分離溝の開孔端において、前記多結晶シリコン膜と
窒化シリコン膜が接する領域では、前記の醸化工程にお
いて、形成される酸化膜の厚さ等が不均一となり易く、
素子の製造上問題となる。さらに、分離溝内に多結晶シ
リコンが残存する構造では、素子の動作状態によっては
、該多結晶シリコン中に電荷が注入され、これが素子特
性に悪影響を与えるという問題かめる０ （発明の目的） 本発明の目的は、前記従来技術の問題点上解決するもの
であり、特に、半導体集積回路装置の製造において、簡
便かつ再現性の良い溝分離構造及びその形成法ｒ提供す
るものである。
（発明の構成） 本発明による半導体集積回路装置は、素子間分離のため
に、半導体基板表面上に凹部が形成され、　　　　　弁
□ｔｙ 該凹部の側面及び底面に絶縁膜全形成して後、該凹部内
をボロン・リンガラス（ＢＰＳＧ）で満された構造を有
する。
また、該構造を形成する際、凹所に埋込むＢＰＢＧＪｌ
ｊ中に含まれるボロン濃度は、５．５ｗｔ％以上１１ｗ
ｔ％以下であることｔ−特徴とする。
（発明の作用及び効果） 本発明は、前記従来技術に対し、以下の点に関して有効
である。まず、従来技術において、凹部に多結晶シリコ
ンを埋込んだ構造において問題となる分離溝内の多結晶
シリコン中への電荷の注入は、本発明においては、ＢＰ
ＳＧ膜が絶縁膜であることから、本質的に問題とならな
い。
次に、形成される溝分離構造の形状に関しては、次のよ
うな利点を有する。すなわち、ＢＰ８０ｊ［は、非常に
高いリフロー性を示す。（通常、リンシリケートガラス
（Ｐ２Ｏ）膜よりもリフロー性は高い。）このため、凹
部の側面及び底面に絶縁Ｍ？！−形成した後、該凹所内
及び基板宍面上に、ＢＰＳＧ膜を堆積し、これ會す７０
−することにより、表面の平坦化が容易に行なえる。さ
らに、ＢＰＳＧ膜は、膜中に含まれるボロン濃度により
、７ツ酸に対するエツチング・レーＩｆ変えることがで
き、該エッチレート全熱酸化８ｉ０２膜に対するエッチ
レートよりも遅くすることができる。この几め、分離構
造形成後、素子形成工程で受ける、フッ酸系のウェット
エッチに対して、溝部に埋込まれた該絶縁膜の残存性を
確保する上で、非常に有効である。そこで、本発明にお
いては、Ｂ２Ｈ６，８ｉＨ４及びＨ６ガスを用いた化学
気相成長法（ＣＶＤ）により形成したＢＰＳＧ膜の含有
ボロン濃度を吸光光度法により定量分析し、ボロン濃度
とバッファド・７ツ酸液に対するエッチレートの関係を
求めた。この結果を、第２図に示す。−万、リフロー性
に関する評価においては、す７０−後、断面を走査型電
子顕微鏡（８版）で観察し、ボロン濃度が高くなる程、
リフローしやすくなることが確認される。
しかし、ボロン濃度が、高くなると、耐湿性に関して弱
くなる傾向が現われる。
従って、゛以上に示した結果より、ＢＰＳＧ膜中の含有
ボロン濃度は、その下限全針７ツ酸系エッチ液に対する
エッチレート及びり７０−性から５．５ｗｔ％、一方、
耐湿性の問題から、その上限ヲ１１ｗｔ％　　とすれば
、前記構造を有する素子分離に有効であることを見出し
た。
（実施例） 本発明の一実施例會、ＭＯ８型半導体集積回路について
、第２図（ａ）〜（ｈ）　ｋ用いて、以下に詳述する０
まず、第３図（ａ）に示すように、シリコン基板１０表
面に５００Ａ程度の熱酸化８ｉ０２膜４及び０．５μか
ら１．５μ程度の多結晶シリコン膜６を順次形成した後
、通常のフォトリングラフィ工程により、素子形成領域
上全フォトレジスト２で覆う。次に該フォトレジスト會
マスクとして、前記多結晶シリコン膜６及び酸化膜４’
６−エツチング除去し、さらに基板表面上に素子分離の
ための凹部３を形成する。この工程におけるエツチング
には、異方性が強い反応性イオンエッチ（ＲＩＢ）等を
用いることが重要である。前記のエツチング後、該レジ
ストＩ　　　　　　　・パターン２ｉ除去して第３図（
ｂ）の構造を得る・次いで、第３図（Ｃ）に示すように
、該凹部３の側面及び底面と前記多結晶シリコン膜６の
表面を熱酸化し、５ｉ０２膜４を形成する０次いで、第
３図（ｄ）のように、該凹部３内及び基板表面上にＢＰ
ＳＧ膜７′＠：堆積し、該ＢＰＳＧ膜７をリフローする
０ここで、堆積するＢＰＳＧ膜の膜厚に関しては、該凹
部３の深さと幅及びＢＰＳＧ膜中に含まれるボロン濃度
により最適条件を設定することができる。次１で、前記
リフローされたＢＰＳＧ膜７を、前記多結晶シリコン層
６が表出し、かつ該凹部３内に扛、残存するように、エ
ツチング除去する０このエツチング後程においては、前
記多結晶−シリコン膜６の膜厚を調整することにより、
第３図（ｅ）に示すように、分離溝３内に残存するＢＰ
ＳＧ膜７０半導体基板表面からの飛び出し高さ七増減す
ることができる。次に、第３図（ｆ）に示すように、多
結晶シリコン膜６を除去する。この後、前記多結晶シリ
コン膜６の側面に形成された８ｉＱ２膜及び半導体基板
表面上に形成された５ｉｎｚ膜をバッファド・７、紅よ
あつｚ　ｙ　）　、ｙヶえよ、エアゎ。。　　　　“−
の際ＢＰＳＧ膜のエッチレートは、前記の８　ｉ０２膜
よりも遅い几め、第３図億）に示すように、凹部３内に
ＢｐｓＧ＠１．残して、前記８ｉ０２膜４のみ全除去で
きる。この後、通常のゲート酸化等の熱処理により、該
凹部内に埋込まれたＢＰＳＧ膜の表面に、その表面張力
のため、滑らかに平坦化され、第３図（ｈ）に示す構造
を得る０ （発明のまとめ） 以上に詳述したように、本発明は、溝分離構造の形成に
おいて、溝内に埋込む絶縁膜として、ＢＰＳＧ＝ｉ用い
ること、及び該ＢＰＳＧ膜中のポロン濃度ｇ５．５ｗｔ
％以上１１　ｗｔ　％以下に制御することにより、量産
性に富む溝分離構造を有する半導体集積回路装置全提供
するものである０
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は、従来技術を用い皮溝分離構造
の形成法の一例會示す断面図である０第２図は、ＢＰＳ
Ｇ膜の含有ボロン濃度とフッ酸液に対するエッチレート
の関係を示す図である０第３図（ａ）〜（ｈ）は、本発
［−用い皮溝分離構造の形成の一実施例を示す断面図で
あるＯ 尚、図において、１・・・半導体基板、２・・・レジス
トパターン、３・・・素子分離用の凹部、４・・・二酸
化シリコン膜、５・・・窒化シリコン膜、６・・・多結
晶シリコン膜、７・・・ボロン・リンガラス（ＢＰＳＧ
）膜０郡１図（ｂ） 第１図（Ｃ） 千１図（ｄ） 第１図（ｅ） ！′（￥］　　　　　　　　　　ヴ 第３図（Ｉ２／） 千３図（ｂ’） 第３図（Ｃ） 第３図（ｄ） 第３図（ｆ） 第３図（２） 第３図（ｈ）

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板表面上に形成された複数個の素子を分
    離するため、該半導体基板表面上の素子分離領域に凹部
    を形成し、前記凹部の側面及び底面に絶縁膜を形成した
    後、該凹部内をボロン・リンガラス（ＢＰＳＧ）で満し
    た構造を有することを特徴とする半導体集積回路装置。
  2. （２）前記、素子分離のための凹部を埋めるＢＰＳＧ膜
    中に含まれるボロン濃度は、５．５ｗｔ％以上１１ｗｔ
    ％以下である特許請求の範囲第１項記載の半導体集積回
    路装置。
JP59130458A 1984-06-25 1984-06-25 半導体集積回路装置 Pending JPS618945A (ja)

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