JPH0736424B2 - 読み出し専用半導体記憶装置の製造方法 - Google Patents
読み出し専用半導体記憶装置の製造方法Info
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- JPH0736424B2 JPH0736424B2 JP63318803A JP31880388A JPH0736424B2 JP H0736424 B2 JPH0736424 B2 JP H0736424B2 JP 63318803 A JP63318803 A JP 63318803A JP 31880388 A JP31880388 A JP 31880388A JP H0736424 B2 JPH0736424 B2 JP H0736424B2
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、読み出し専用半導体記憶装置（以下、ROM
という）の製造方法に関し、特に、溝分離法によって素
子が分離されたROMの製造方法に関する。
という）の製造方法に関し、特に、溝分離法によって素
子が分離されたROMの製造方法に関する。
［従来の技術］ 近年、ROMの集積度は著しく向上してきているが、それ
につれて、素子分離法も選択酸化法から溝分離法へと移
行しつつある。
につれて、素子分離法も選択酸化法から溝分離法へと移
行しつつある。
従来の溝分離法を用いたROMの製造プロセスは、第４図
（Ａ）〜（Ｅ）に示すようになっていた。まず、第４図
（Ａ）に示すように、Ｐ型半導体基板101上に、選択酸
化法を用いて、所望の領域にフィールド酸化膜102を形
成する。しかるのち、Ｐ型半導体基板101表面に、200Å
〜300Å程度のパッド酸化膜130を形成し、さらに、基板
表面に、窒化シリコン膜106を形成する。次に、フォト
レジスト107を用いて、選択的に溝を開設し、素子分離
用溝108を形成する。
（Ａ）〜（Ｅ）に示すようになっていた。まず、第４図
（Ａ）に示すように、Ｐ型半導体基板101上に、選択酸
化法を用いて、所望の領域にフィールド酸化膜102を形
成する。しかるのち、Ｐ型半導体基板101表面に、200Å
〜300Å程度のパッド酸化膜130を形成し、さらに、基板
表面に、窒化シリコン膜106を形成する。次に、フォト
レジスト107を用いて、選択的に溝を開設し、素子分離
用溝108を形成する。
次に、第４図（Ｂ）に示すように、素子分離用溝108の
表面を酸化して、溝酸化膜109を形成し、さらに、リフ
ロー性の高い酸化物を用いて酸化膜131を形成する。し
かるのち、900℃から1000℃程度の熱処理を施こすこと
により酸化膜131をリフローさせる。ここで、リフロー
性の高い材料としては、BPSGがよく用いられている。
表面を酸化して、溝酸化膜109を形成し、さらに、リフ
ロー性の高い酸化物を用いて酸化膜131を形成する。し
かるのち、900℃から1000℃程度の熱処理を施こすこと
により酸化膜131をリフローさせる。ここで、リフロー
性の高い材料としては、BPSGがよく用いられている。
次に、第４図（Ｃ）に示すように、リフローした酸化膜
131を所望の程度エッチバックして溝内にのみ残存さ
せ、窒化シリコン膜106を除去したのち、さらに、パッ
ド酸化膜130を除去する。続いて、第４図（Ｄ）に示す
ように、基板表面に、ゲート酸化膜103を形成する。
131を所望の程度エッチバックして溝内にのみ残存さ
せ、窒化シリコン膜106を除去したのち、さらに、パッ
ド酸化膜130を除去する。続いて、第４図（Ｄ）に示す
ように、基板表面に、ゲート酸化膜103を形成する。
次に、第４図（Ｅ）に示すように基板表面に多結晶シリ
コン層104およびWSi層112を形成する。その後多結晶シ
リコン層104およびWSi層112を所望の形状にパターニン
グすることにより、ゲート電極を形成し、さらに、トラ
ンジスタのソースおよびドレイン形成用の不純物イオン
注入、並びに、ROMコード形成用の不純物イオン注入を
行う。しかるのち、層間絶縁膜を形成し、これにコンタ
クト孔を設けた後アルミニウム配線を形成して、一連の
製造プロセスは完了する。
コン層104およびWSi層112を形成する。その後多結晶シ
リコン層104およびWSi層112を所望の形状にパターニン
グすることにより、ゲート電極を形成し、さらに、トラ
ンジスタのソースおよびドレイン形成用の不純物イオン
注入、並びに、ROMコード形成用の不純物イオン注入を
行う。しかるのち、層間絶縁膜を形成し、これにコンタ
クト孔を設けた後アルミニウム配線を形成して、一連の
製造プロセスは完了する。
［発明が解決しようとする問題点］ 上述した従来のROMの製造方法は、第５図に示すような
問題点を有している。
問題点を有している。
すなわち、第５図（Ａ）に示すように、ゲート酸化膜を
形成する酸化雰囲気中で、溝部分を充填している埋込み
酸化膜131から不純物が蒸発し、これがトランジスタの
チャネル部を形成するシリコン基板表面に対する汚染源
となる。埋込み酸化膜131は、高いリフロー性が要求さ
れるので、通常、燐（Ｐ）等を多量に含有している。そ
のため、トランジスタのチャネル部およびゲート酸化膜
は燐によって汚染されることになる。
形成する酸化雰囲気中で、溝部分を充填している埋込み
酸化膜131から不純物が蒸発し、これがトランジスタの
チャネル部を形成するシリコン基板表面に対する汚染源
となる。埋込み酸化膜131は、高いリフロー性が要求さ
れるので、通常、燐（Ｐ）等を多量に含有している。そ
のため、トランジスタのチャネル部およびゲート酸化膜
は燐によって汚染されることになる。
また、第５図（Ｂ）に示すように、リフロー性を重視し
て用いられるBPSG等を用いた埋込み酸化膜131は、正電
位にチャージアップしやすく、さらに、実際の使用状態
において、このチャージアップが進行し、溝側部および
溝下部に反転層を発生させる。このため、ディジット線
間が短絡することになって、酸化膜131が素子分離とし
ての機能を果たさなくなることがある。
て用いられるBPSG等を用いた埋込み酸化膜131は、正電
位にチャージアップしやすく、さらに、実際の使用状態
において、このチャージアップが進行し、溝側部および
溝下部に反転層を発生させる。このため、ディジット線
間が短絡することになって、酸化膜131が素子分離とし
ての機能を果たさなくなることがある。
［問題点を解決するための手段］ 本発明によるROMの製造方法は、半導体基板上にゲート
絶縁膜を介して第１の多結晶シリコン層および窒化シリ
コン膜を形成する工程と、前記窒化シリコン膜上に素子
分離用溝を形成するためのマスクを形成する工程と、該
マスクを介してエッチングを行って、前記窒化シリコン
膜、前記第１の多結晶シリコン層および前記ゲート絶縁
膜を貫通して半導体基板内部に到達する複数本の素子分
離用溝を形成する工程と、前記素子分離用溝の内壁に酸
化膜を形成する工程と、前記素子分離用溝を充填する第
２の多結晶シリコン層を形成する工程と、前記窒化シリ
コン膜をマスクとして前記第２の多結晶シリコン層の上
部に熱酸化膜を形成する工程と、前記窒化シリコン膜を
除去し前記第２の多結晶シリコン層の上部の前記熱酸化
膜上および前記第１の多結晶シリコン層上に導電層を形
成する工程と、前記導電層および前記第１の多結晶シリ
コン層に選択的エッチングを施して複数本のゲート電極
を形成する工程と、前記ゲート電極をマスクとしてソー
ス・ドレイン領域を形成する工程と、選択されたチャネ
ル領域内に前記ゲート電極を通して不純物を導入してコ
ーティングを行う工程とを含むものである。
絶縁膜を介して第１の多結晶シリコン層および窒化シリ
コン膜を形成する工程と、前記窒化シリコン膜上に素子
分離用溝を形成するためのマスクを形成する工程と、該
マスクを介してエッチングを行って、前記窒化シリコン
膜、前記第１の多結晶シリコン層および前記ゲート絶縁
膜を貫通して半導体基板内部に到達する複数本の素子分
離用溝を形成する工程と、前記素子分離用溝の内壁に酸
化膜を形成する工程と、前記素子分離用溝を充填する第
２の多結晶シリコン層を形成する工程と、前記窒化シリ
コン膜をマスクとして前記第２の多結晶シリコン層の上
部に熱酸化膜を形成する工程と、前記窒化シリコン膜を
除去し前記第２の多結晶シリコン層の上部の前記熱酸化
膜上および前記第１の多結晶シリコン層上に導電層を形
成する工程と、前記導電層および前記第１の多結晶シリ
コン層に選択的エッチングを施して複数本のゲート電極
を形成する工程と、前記ゲート電極をマスクとしてソー
ス・ドレイン領域を形成する工程と、選択されたチャネ
ル領域内に前記ゲート電極を通して不純物を導入してコ
ーティングを行う工程とを含むものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（Ａ）〜第１図（Ｌ）は、本発明の一実施例を示
す工程段階図である。まず、第１図（Ａ）に示すよう
に、Ｐ型半導体基板１上の所望の領域を選択的に酸化す
ることにより、フィールド酸化膜２を形成する。次に、
半導体基板表面に、900℃〜1000℃の酸化雰囲気中で、
膜厚500Å程度のゲート酸化膜３を形成する。しかるの
ち、基板表面に、約5000Å程度の多結晶シリコン層４を
形成し、この多結晶シリコン層４の表面を、900℃程度
の酸化雰囲気で、300Å〜500Åのマスク酸化膜５を形成
する。さらに、その上に、窒化シリコン膜６を形成す
る。次に、第１図（Ｂ）に示すように、フォトレジスト
７をマスクにして、選択的に窒化シリコン膜６、マスク
酸化膜５、多結晶シリコン層４、ゲート酸化膜３および
Ｐ型半導体基板にエッチングを施して素子分離用溝８を
形成する。次に、第１図（Ｃ）に示すように、窒化シリ
コン膜６をマスクとして、開設した溝側部表面を酸化し
て、溝酸化膜９を形成する。この溝酸化膜９は、1000℃
程度の高温で酸化し、その膜厚は300Å〜500Å程度とす
る。
す工程段階図である。まず、第１図（Ａ）に示すよう
に、Ｐ型半導体基板１上の所望の領域を選択的に酸化す
ることにより、フィールド酸化膜２を形成する。次に、
半導体基板表面に、900℃〜1000℃の酸化雰囲気中で、
膜厚500Å程度のゲート酸化膜３を形成する。しかるの
ち、基板表面に、約5000Å程度の多結晶シリコン層４を
形成し、この多結晶シリコン層４の表面を、900℃程度
の酸化雰囲気で、300Å〜500Åのマスク酸化膜５を形成
する。さらに、その上に、窒化シリコン膜６を形成す
る。次に、第１図（Ｂ）に示すように、フォトレジスト
７をマスクにして、選択的に窒化シリコン膜６、マスク
酸化膜５、多結晶シリコン層４、ゲート酸化膜３および
Ｐ型半導体基板にエッチングを施して素子分離用溝８を
形成する。次に、第１図（Ｃ）に示すように、窒化シリ
コン膜６をマスクとして、開設した溝側部表面を酸化し
て、溝酸化膜９を形成する。この溝酸化膜９は、1000℃
程度の高温で酸化し、その膜厚は300Å〜500Å程度とす
る。
次に、第１図（Ｄ）に示すように、異方性の強いエッチ
ングを行って、素子分離用溝８の底面に形成された溝酸
化膜９を除去し、しかるのち、半導体基板の全面に、埋
込み多結晶シリコン層10を形成して、素子分離用溝８内
を多結晶シリコンで充填する。なお、この埋込み多結晶
シリコン層10は、基板と同一導電型になるよう不純物を
注入してもよい。続いて、窒化シリコン膜６上の多結晶
シリコン層10をエッチバックし、さらに、第１図（Ｅ）
に示すように窒化シリコン膜６をマスクとして多結晶シ
リコン層を一定量エッチバックする。しかるのち、基板
表面の窒化シリコン膜６をマスクにして埋込み多結晶シ
リコン層10の表面および多結晶シリコン層４の側部を酸
化して絶縁酸化膜11を形成する。この絶縁酸化膜11は、
埋込み多結晶シリコン層10上で、マスク酸化膜５と比較
して十分厚く形成する必要があり、その膜厚は、1000Å
〜3000Åとなされている。次に、第１図（Ｆ）に示すよ
うに、窒化膜６をエッチング除去したのち、マスク酸化
膜５が除去できる程度の湿式エッチングを施す。ここで
のエッチングは、希釈された弗化水素酸溶液が用いら
れ、埋込み多結晶シリコン層10上に、絶縁酸化膜11が、
500Å以上残存するようにエッチングを行う。しかるの
ち、基板全面にWSi層12を被着することにより、ゲート
電極材を形成する。すなわち、WSi層／多結晶シリコン
層の二層構造のゲート電極材である。第１図（Ｆ）以降
の工程については、同図に対して直角な断面を用いて説
明する。
ングを行って、素子分離用溝８の底面に形成された溝酸
化膜９を除去し、しかるのち、半導体基板の全面に、埋
込み多結晶シリコン層10を形成して、素子分離用溝８内
を多結晶シリコンで充填する。なお、この埋込み多結晶
シリコン層10は、基板と同一導電型になるよう不純物を
注入してもよい。続いて、窒化シリコン膜６上の多結晶
シリコン層10をエッチバックし、さらに、第１図（Ｅ）
に示すように窒化シリコン膜６をマスクとして多結晶シ
リコン層を一定量エッチバックする。しかるのち、基板
表面の窒化シリコン膜６をマスクにして埋込み多結晶シ
リコン層10の表面および多結晶シリコン層４の側部を酸
化して絶縁酸化膜11を形成する。この絶縁酸化膜11は、
埋込み多結晶シリコン層10上で、マスク酸化膜５と比較
して十分厚く形成する必要があり、その膜厚は、1000Å
〜3000Åとなされている。次に、第１図（Ｆ）に示すよ
うに、窒化膜６をエッチング除去したのち、マスク酸化
膜５が除去できる程度の湿式エッチングを施す。ここで
のエッチングは、希釈された弗化水素酸溶液が用いら
れ、埋込み多結晶シリコン層10上に、絶縁酸化膜11が、
500Å以上残存するようにエッチングを行う。しかるの
ち、基板全面にWSi層12を被着することにより、ゲート
電極材を形成する。すなわち、WSi層／多結晶シリコン
層の二層構造のゲート電極材である。第１図（Ｆ）以降
の工程については、同図に対して直角な断面を用いて説
明する。
引き続き、第１図（Ｇ）に示すように、WSi層12および
多結晶シリコン層４を選択的にパターニングして、ゲー
ト電極を形成し、さらに、このゲート電極をマスクにし
て、Ｎ型不純物、例えば、ヒ素のイオン注入を行い、Ｎ
型拡散層13を形成する。しかるのち、マスクを形成して
ROMコード形成を行い、その後マスクを除去する。次
に、第１図（Ｈ）に示すように、基板全面に第１層間絶
縁膜14を形成し、その後、該絶縁膜のメモリセルアレイ
のソース側に第１コンタクト15を開孔する。さらに、選
択的にWSi配線層を形成して、ソース側拡散層と接触す
るソース電極16を形成する。このソース電極16は、後述
するように埋込み多結晶シリコン層10とも電気的に接続
されている。最後に、第１図（Ｉ）に示すように、第２
層間絶縁膜17を形成し、該絶縁膜のメモリセルアレイの
ドレイン側に第２コンタクト18を形成したのち、該コン
タクトと接触するアルミニウム配線19を形成する。
多結晶シリコン層４を選択的にパターニングして、ゲー
ト電極を形成し、さらに、このゲート電極をマスクにし
て、Ｎ型不純物、例えば、ヒ素のイオン注入を行い、Ｎ
型拡散層13を形成する。しかるのち、マスクを形成して
ROMコード形成を行い、その後マスクを除去する。次
に、第１図（Ｈ）に示すように、基板全面に第１層間絶
縁膜14を形成し、その後、該絶縁膜のメモリセルアレイ
のソース側に第１コンタクト15を開孔する。さらに、選
択的にWSi配線層を形成して、ソース側拡散層と接触す
るソース電極16を形成する。このソース電極16は、後述
するように埋込み多結晶シリコン層10とも電気的に接続
されている。最後に、第１図（Ｉ）に示すように、第２
層間絶縁膜17を形成し、該絶縁膜のメモリセルアレイの
ドレイン側に第２コンタクト18を形成したのち、該コン
タクトと接触するアルミニウム配線19を形成する。
次に、第１図（Ｇ）〜（Ｉ）の製造工程に対応する、埋
込み多結晶シリコン層10の断面での工程を第１図（Ｊ）
〜（Ｌ）に示す。
込み多結晶シリコン層10の断面での工程を第１図（Ｊ）
〜（Ｌ）に示す。
第１図（Ｊ）に示されたＮ型拡散層13の形成工程におい
て、埋込み多結晶シリコン層10には絶縁酸化膜11によっ
てＮ型不純物は導入されない。第１図（Ｋ）に示す工程
では、ソース電極16は埋込み多結晶シリコン層10と直接
接触されるが、第１図（Ｈ）を参照して説明したよう
に、この電極は、メモリセルアレイのソース側とも接続
されている。
て、埋込み多結晶シリコン層10には絶縁酸化膜11によっ
てＮ型不純物は導入されない。第１図（Ｋ）に示す工程
では、ソース電極16は埋込み多結晶シリコン層10と直接
接触されるが、第１図（Ｈ）を参照して説明したよう
に、この電極は、メモリセルアレイのソース側とも接続
されている。
本実施例によって製造されたROMの平面図を第２図に示
す。第１図（Ａ）〜（Ｆ）は、第２図のＡ−Ａ線断面に
おける、第１図（Ｇ）〜（Ｉ）は、第２図のＧ−Ｇ線断
面における、そして、第１図（Ｊ）〜（Ｌ）は、第２図
のＪ−Ｊ線断面における製造工程を示す図である。
す。第１図（Ａ）〜（Ｆ）は、第２図のＡ−Ａ線断面に
おける、第１図（Ｇ）〜（Ｉ）は、第２図のＧ−Ｇ線断
面における、そして、第１図（Ｊ）〜（Ｌ）は、第２図
のＪ−Ｊ線断面における製造工程を示す図である。
次に、第３図を参照して、本発明の他の実施例について
説明する。この実施例では、高不純物濃度基板20上にエ
ピタキシャル層21を形成し、素子分離用溝を、高不純物
濃度基板20に到達する深さまで開設し、該溝を埋込み多
結晶シリコン層10で充填している。このようにすれば、
より効率的に、基板20を安定した接地電位に保つことが
でき、デバイス特性を安定させることができる。
説明する。この実施例では、高不純物濃度基板20上にエ
ピタキシャル層21を形成し、素子分離用溝を、高不純物
濃度基板20に到達する深さまで開設し、該溝を埋込み多
結晶シリコン層10で充填している。このようにすれば、
より効率的に、基板20を安定した接地電位に保つことが
でき、デバイス特性を安定させることができる。
［発明の効果］ 以上説明したように、本発明は、（１）ゲート酸化膜を
形成し、その上にゲート電極の一部となる第１の多結晶
シリコン層を形成する、（２）半導体基板に素子分離用
溝を形成する、（３）素子分離用溝を第２の多結晶シリ
コン層で充填する、の諸工程を具備するものであるの
で、以下の効果を奏することができる。
形成し、その上にゲート電極の一部となる第１の多結晶
シリコン層を形成する、（２）半導体基板に素子分離用
溝を形成する、（３）素子分離用溝を第２の多結晶シリ
コン層で充填する、の諸工程を具備するものであるの
で、以下の効果を奏することができる。
ゲート酸化膜形成時には従来例で示したような汚染
源は存在しないので、チャンネル部およびゲート酸化膜
が汚染されることがなく、安定な特性のトランジスタを
製造することができる。
源は存在しないので、チャンネル部およびゲート酸化膜
が汚染されることがなく、安定な特性のトランジスタを
製造することができる。
素子分離用溝を充填する物質が多結晶シリコンであ
るので、ここに電荷が蓄積されることがなくディジット
線間の短絡を防止することができる。また、この多結晶
シリコン層と基板とを接続し、さらに、多結晶シリコン
層をソース電極によって接地するならば、基板に簡単な
方法で接地電位を与えることができ、トランジスタを安
定に動作させることができる。
るので、ここに電荷が蓄積されることがなくディジット
線間の短絡を防止することができる。また、この多結晶
シリコン層と基板とを接続し、さらに、多結晶シリコン
層をソース電極によって接地するならば、基板に簡単な
方法で接地電位を与えることができ、トランジスタを安
定に動作させることができる。
ゲート電極の一部となる第１の多結晶シリコン層
は、第２の多結晶シリコンのエッチバック工程の際のス
ペーサの役割を果たしているので、この層の存在によっ
て製造工程の短縮化が達成できる。
は、第２の多結晶シリコンのエッチバック工程の際のス
ペーサの役割を果たしているので、この層の存在によっ
て製造工程の短縮化が達成できる。
第２図は、本発明の一実施例によって製造された半導体
記憶装置の平面図、第１図（Ａ）〜（Ｆ）、同（Ｇ）〜
（Ｉ）および（Ｊ）〜（Ｌ）は、それぞれ、第２図のＡ
−Ａ線、Ｇ−Ｇ線およびＪ−Ｊ線断面での工程段階図、
第３図は、本発明の他の実施例によって製造された半導
体記憶装置の断面図、第４図（Ａ）〜（Ｅ）は、従来例
の製造工程を示す断面図、第５図（Ａ）、（Ｂ）は、従
来例の問題点を説明する断面図である。 １、101……Ｐ型半導体基板、２、102……フィールド酸
化膜、３、103……ゲート酸化膜、４、104……多結晶シ
リコン層、５……マスク酸化膜、６、106……窒化シリ
コン膜、７、107……フォトレジスト、８、108……素子
分離用溝、９、109……溝酸化膜、10……埋込み多結晶
シリコン層、11……絶縁酸化膜、12、112……WSi層、13
……Ｎ型拡散層、14……第１層間絶縁膜、15……第１コ
ンタクト、16……ソース電極、17……第２層間絶縁膜、
18……第２コンタクト、19……アルミニウム配線、20…
…高不純物濃度基板、21……エピタキシャル層、130…
…パッド酸化膜、131……埋込み酸化膜。
記憶装置の平面図、第１図（Ａ）〜（Ｆ）、同（Ｇ）〜
（Ｉ）および（Ｊ）〜（Ｌ）は、それぞれ、第２図のＡ
−Ａ線、Ｇ−Ｇ線およびＪ−Ｊ線断面での工程段階図、
第３図は、本発明の他の実施例によって製造された半導
体記憶装置の断面図、第４図（Ａ）〜（Ｅ）は、従来例
の製造工程を示す断面図、第５図（Ａ）、（Ｂ）は、従
来例の問題点を説明する断面図である。 １、101……Ｐ型半導体基板、２、102……フィールド酸
化膜、３、103……ゲート酸化膜、４、104……多結晶シ
リコン層、５……マスク酸化膜、６、106……窒化シリ
コン膜、７、107……フォトレジスト、８、108……素子
分離用溝、９、109……溝酸化膜、10……埋込み多結晶
シリコン層、11……絶縁酸化膜、12、112……WSi層、13
……Ｎ型拡散層、14……第１層間絶縁膜、15……第１コ
ンタクト、16……ソース電極、17……第２層間絶縁膜、
18……第２コンタクト、19……アルミニウム配線、20…
…高不純物濃度基板、21……エピタキシャル層、130…
…パッド酸化膜、131……埋込み酸化膜。
Claims (1)
- 【請求項１】半導体基板上にゲート絶縁膜を介して第１
の多結晶シリコン層および窒化シリコン膜を形成する工
程と、前記窒化シリコン膜上に素子分離用溝を形成する
ためのマスクを形成する工程と、該マスクを介してエッ
チングを行って、前記窒化シリコン膜、前記第１の多結
晶シリコン層および前記ゲート絶縁膜を貫通して半導体
基板内部に到達する複数本の素子分離用溝を形成する工
程と、前記素子分離用溝の内壁に酸化膜を形成する工程
と、前記素子分離用溝を充填する第２の多結晶シリコン
層を形成する工程と、前記窒化シリコン膜をマスクとし
て前記第２の多結晶シリコン層の上部に熱酸化膜を形成
する工程と、前記窒化シリコン膜を除去し前記第２の多
結晶シリコン層の上部の前記熱酸化膜上および前記第１
の多結晶シリコン層上に導電層を形成する工程と、前記
導電層および前記第１の多結晶シリコン層に選択的エッ
チングを施して複数本のゲート電極を形成する工程と、
前記ゲート電極をマスクとしてソース・ドレイン領域を
形成する工程と、選択されたチャネル領域内に前記ゲー
ト電極を通して不純物を導入してコーティングを行う工
程とを具備することを特徴とする読み出し専用半導体記
憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318803A JPH0736424B2 (ja) | 1988-12-17 | 1988-12-17 | 読み出し専用半導体記憶装置の製造方法 |
| US07/451,211 US4981812A (en) | 1988-12-17 | 1989-12-15 | Process for fabricating a semiconductor read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318803A JPH0736424B2 (ja) | 1988-12-17 | 1988-12-17 | 読み出し専用半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02163964A JPH02163964A (ja) | 1990-06-25 |
| JPH0736424B2 true JPH0736424B2 (ja) | 1995-04-19 |
Family
ID=18103118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318803A Expired - Lifetime JPH0736424B2 (ja) | 1988-12-17 | 1988-12-17 | 読み出し専用半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4981812A (ja) |
| JP (1) | JPH0736424B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601022B2 (ja) * | 1990-11-30 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| JP2795107B2 (ja) * | 1992-11-26 | 1998-09-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6034416A (en) * | 1997-04-17 | 2000-03-07 | Matsushita Electirc Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US5858830A (en) * | 1997-06-12 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making dual isolation regions for logic and embedded memory devices |
| US6048765A (en) * | 1998-06-03 | 2000-04-11 | Texas Instruments - Acer Incorporated | Method of forming high density buried bit line flash EEPROM memory cell with a shallow trench floating gate |
| US6153467A (en) * | 1998-06-03 | 2000-11-28 | Texas Instruments - Acer Incorporated | Method of fabricating high density buried bit line flash EEPROM memory cell with a shallow trench floating gate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473598A (en) * | 1982-06-30 | 1984-09-25 | International Business Machines Corporation | Method of filling trenches with silicon and structures |
| JPS6054453A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS59130458A (ja) * | 1983-11-25 | 1984-07-27 | Hitachi Ltd | 半導体集積回路 |
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
| US4851366A (en) * | 1987-11-13 | 1989-07-25 | Siliconix Incorporated | Method for providing dielectrically isolated circuit |
-
1988
- 1988-12-17 JP JP63318803A patent/JPH0736424B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-15 US US07/451,211 patent/US4981812A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02163964A (ja) | 1990-06-25 |
| US4981812A (en) | 1991-01-01 |
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