JP2569308B2 - 半導体デバイスにおいて不純物を領域から領域へ転送する方法 - Google Patents

半導体デバイスにおいて不純物を領域から領域へ転送する方法

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Description

【発明の詳細な説明】 発明の背景 本発明は半導体デバイスにおいて領域から領域へ不純
物を転送するプロセスに関する。本件発明の１つの利用
では、転送された不純物が導電性コンタクトが形成され
る領域の表面面積を決めるために用いられる。
より微小なデバイスを形成するために半導体集積回路
基板におけるドープ領域の大きさが小さくなるにつれ
て、上記領域に対する電気的接続のための大きさも小さ
くなつている。制限要因は技術的に達成され得る最小の
面積である。接続が形成されるドープ領域自体が最小面
積である場合には、ドープ領域を覆つている通常の絶縁
層を貫通するコンタクト窓は該ドープ領域より小さく形
成することはできない。その結果、避けられないプロセ
スの種類によつてコンタクト窓はほとんどコンタクト領
域と整合されない、すなわち離れてしまい、隣接する異
なるドープ領域と重なつてしまう。したがつて、導通コ
ンタクトが窓の中に形成されても、隣接する２つの領域
との間でシヨートが起こつてしまう。これは一般に望ま
しくないことである。この問題に対する解答は、隣接す
るドープ領域の重なつている部分をコンタクトが形成さ
れるドープ領域と同じドーピング領域とするために窓を
通して不純物を注入することである。該不純物は従来標
準的な方法、例えばイオンインプランテーシヨンによつ
て注入されていた。
しかしながら、この方法に対する問題は、追加の不純
物を供給する領域を制御するために余分なマスキング工
程を必要とすることである。本件発明は、余分なマスキ
ング工程を必要とせずに追加の不純物を加えるための改
善されたプロセスを提供するものである。
発明の要約 不純物の転送層は窓の中に被着され、コンタクトが形
成されるドープ領域から窓によつて露出されている隣接
するドープ領域へ不純物を移動させて、該露出した領域
を不純物のソース源である領域のドーピングタイプとす
るために加熱される。当該プロセスに必要なことは、コ
ンタクトされる領域（不純物のソース源）のドーピング
レベルが変更される隣接する露出領域のそれよりも高い
ことである。該転送層は不純物の拡散が速い物質から成
つている。適当な転送層としては、ポリシリコンまたは
アモルフアスシリコンまたは非溶解性金属ケイ素化合物
例えばTiSi2、TaSi2またはCoSi2のようなシリコンを多
く含む物質がある。転送層としてシリコンを多く含む物
質を使用することの有利さは、コンタクト領域を形成す
るために不純物の再分布を行なつた後も該物質を残して
おくことがでねることである。
図の簡単な説明 第１図から第14図は本発明を実施する種々のかつ代表
的なプロセスの過程を示す図である。
詳細な説明 本件発明は、シリコン半導体デバイスについて記述さ
れているが、他の半導体物質、例えば、III−Ｖ族また
はII−VI族の半導体基体および他のデバイス構造に対し
ても適用できるものである。
第１図から第６図は、例えば、CMOSデバイスの製造に
使用される周知の工程を示している。この工程は、本件
発明がどのように使用されるかの例として記述されてい
るものである。
第１図を参照すると、２×1015/cm3にドープされたｐ
形シリコン基板は通常のマスク層11、例えばSiO2で覆わ
れている。第２図では、マスク層11がホトレジスト層を
用いてパターニングされ、２つのp+形領域12が例えば20
0Kev、６×1012/cm2でのホウ素のイオン注入によつて形
成される。２つの領域12の間隔は、最大のデバイス集積
密度のためにできるだけ狭い方が良く、この段階で層11
の幅（第２図の左から右まで）はできるだけ小さく作ら
れる。すなわち、用いられたパターニング技術によつて
得られる最小の幅である。パターン層については種々の
技術が公知であるが、用いられる特定のパターニング技
術については本件発明の使用者の選択事項である。
次いで、第２図のホトレジスト層が除去され、例えば
0.7μの厚さのSiO2層が第３図に示されるように基板10
の層11によつて覆われていない表面部分に熱成長され
る。この成長過程で、シリコン基板表面の部分部分がSi
O2層13になる。当該層は図示の如く、基板内部へおよび
もとの基板表面より上方へ広がつている。また、層11の
下の層13の側部の成長13′が起こる。
次に第４図に示す如く、層11が除去されて基板10の表
面部分14がSiO2層13を通る窓Ｗを介して露出される。層
13の側部成長13′のために、窓Ｗの幅および露出された
領域14の幅は該窓および領域Ｎを規定するために用いら
れた層11の幅より小さい。
次いで例えば1000Åの厚さの酸化層15（第５図）が窓
の所に露出されたシリコンの上に成長され、さらにその
上に隣シリケートガラス（PSG）またはホウ素燐シリケ
ート ガラス（BPSG）層16が被着される。PSGまたはBPS
G層は通常１ミクロンのオーダであり、ゲツタリング機
能を果たす。層15は層16内の燐およびホウ素を基板の能
動領域から分離するバツフア層としての役割をもつ。
次いでコンタクト窓17（第６図）が層15および16内に
コンタクト領域14にまで達するように開けられる。前述
した如く、領域14の幅がすでに用いられるパターニング
プロセスによつて得られる最小の大きさより小さいた
めに、コンタクト窓17の幅Ｗ′は、領域14の幅よりもど
うしても広くなる。そして図示の如く隣接する領域12の
一部が窓17によつて露出される。もし導電層がここで被
着されて領域14のコンタクトをとるとすると、この層は
２つの領域12と14とシヨートを起こす。
前述した如く、従来の１つの解決法では、第６図の構
造においてヒ素をイオン注入してp+領域12の露出部分を
ｎ形にし、これによつて窓17内にコンタクトが形成され
た場合に起こるシヨートを防止している。しかし、CMOS
工程のこの段階では、形成されるデバイスは多くのコン
タクト窓を含んでおり、そのうちのいくつかは領域14の
ようにn+領域を露出していて、また他のものはp+領域を
露出している。従つて、ヒ素のイオン注入は、ヒ素が確
実に正しい窓を通して注入されるように追加のマスキン
グ プロセスを必要とする。
本件発明によれば、第７図に示すように、ポリシリコ
ンまたはアモリフアスシリコン層18が基板上およびコン
タクト窓の中へ非選択的に被着される。代表的には0.2
μのオーダーであるこの層は転送層として働きドープは
されていない。（他の応用例では、この層は露出された
p+領域の補償ドープのための一次不純物源として働らか
せるためにｎ形にドープすることもできる。しかし、CM
OS技術ではここで述べた如く層18は選択的な被着を避け
るためにドープされない。）適当な被着方法はCVDであ
り、側壁への被着が助長される。しかしながら、他のデ
バイスへの応用では、上記側壁への被着は必要ではな
い。
通常の金属（アルミニウム）の被着工程を用いてPSG
層16が標準的な加熱をされ、流動および窓の角がとれて
金属の被着が良くなる。しかし、ここで述べる技術を用
いれば、上記工程は不要である。ポリシリコン層18は、
側壁に沿つた完全なあるいは不完全な電気的通路として
働く。このことについては以下に述べる。
適当な層18を用いて、デバイスは加熱されて、ｎ形不
純物の領域14から転送層を介してｐ領域12への拡散を助
長して領域12をｎ形にし（第８図）、かつ基板とのシヨ
ートを防止する。この処理における適切な条件は950℃
で60−90分である。効果として領域12はその大きさが縮
小し、形が変化されなかつた部分は窓17によつて露出さ
れていない。
領域12から反対方向へのｐ形不純物の拡散もまた起こ
る。これは、ｎ形領域14がｐ形領域12よりも高密度にド
ープされていることによる。おそらく、ドーピングの差
は少なくとも10以上である。
また、不純物は基板10内の両方向に拡散する。従つ
て、転送層17は不純物の拡散速度が基板物質の拡散速度
よりもかなり大きい、例えば２倍である物質からなるこ
とが望ましい。
ガラス層16内の不純物、例えば燐、ホウ素は転送層18
内をコンタクト領域へ拡散する。これはもし層18が蒸気
またはスパツタリングによつて側壁が層18によつて覆わ
れないかまたは完全には覆われない、すなわち層18の不
純物に対して転送路を提供しないような方向性をもつて
被着されるならば避けることができる。
ドープされたガラス層16からの不純物の外部拡散およ
び望まない移動を防止するための他の方法は、第９図か
ら第14図に示す如く、ポリシリコン層18の被着の前にド
ープされない酸化物の被着によつて該ガラス層を覆うこ
とである。第９図は、第５図の工程に続く１つの工程を
示すものである。
第９図は、ドープされていない酸化物で、例えば厚さ
が0.2μのオーダの追加層21を示している。
第10図でコンタクト窓が前と同様に開けられ、次いで
第11図で再び側壁カバー層22、代表的にはドープされて
いないSiO2が好ましくはCVDによつて側壁を覆うように
被着される。次いで、第12図のように層22が異方性エツ
チングされて当該層の底部が除去され、このとき層22の
上部表面に沿つた一部もまた除去される。しかし、異方
性エツチングにより、側壁に沿つた層22の一部が不完全
ではあるがエツチングされるが、ドープされた層16の側
壁のカバーとして働くことのできる十分な厚さの層22は
残る。適当な異方性エツチング技術は周知であり、例え
ば1978年８月１日発行の米国特許第4,104,086号を参照
できる。
適切なカバー層21および22により、工程は従前通りに
進む。すなわち、第13図および第14図はそれぞれ第７図
および第８図に示される工程に対応している。
第14図はまた、通常の方法で被着された金属層23、例
えばアルミニウム、および共通の問題である側壁の不完
全な被着を示している。本件発明に従がう転送層18を用
いれば、金属層によつて与えられる電気的通路における
断線が領域14からの不純物の存在により導電性を有する
転送層によつて回復される。
本件発明の基本思想は、半導体基板表面の転送層の助
けにより、半導体基体の１つの領域から得られた不純物
を用いて半導体基体の他の１つの領域への選択的ドーピ
ングに関する技術である。上記領域は同じまたは反対の
導電性タイプである。不純物源領域および不純物受け入
れ領域はここで示したように連続しているか、または離
れている。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】基板表面に設けられた異なるドーピングを
    された半導体領域間で不純物を転送する方法において、 前記基板（10）上に前記両方の領域（12、14）と接続す
    る転送層（18）を形成する工程であって、前記転送層が
    ドーピングがされていないものであり、および 前記転送層および領域を加熱しても前記転送層を介して
    前記領域間で不純物の転送を起こさせる工程を含むこと
    を特徴とする方法。
  2. 【請求項２】請求の範囲第１項に記載の方法において、 前記領域は反対の導電形であり、該不純物の転送によ
    り、該領域の１つの導電形が一方の領域の導電形に転換
    されることを特徴とする方法。
  3. 【請求項３】請求の範囲第２項に記載の方法において、 該基板上に誘電体層を形成する工程、 前記誘電体層を選択的にエッチングして、前記領域の１
    つ（14）に対しては十分に垂直方向からの重なりをもっ
    ているが、工程の種類に応じて他の一方の領域（12）の
    一部上にかかるように、該誘電体層を貫通して窓を形成
    する工程、 前記窓内ヘアモルファスシリコンまたはポリシリコンか
    らなる層を被着して前記転送層を形成する工程を含むこ
    とを特徴とする方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6181653A (ja) * 1984-09-28 1986-04-25 Nec Corp 半導体装置の自己整合誘電体分離方法
US4676847A (en) * 1985-01-25 1987-06-30 American Telephone And Telegraph Company At&T Bell Laboratories Controlled boron doping of silicon
US4604150A (en) * 1985-01-25 1986-08-05 At&T Bell Laboratories Controlled boron doping of silicon
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4709467A (en) * 1986-03-13 1987-12-01 Advanced Micro Devices, Inc. Non-selective implantation process for forming contact regions in integrated circuits
JPH07109355B2 (ja) * 1986-05-20 1995-11-22 日本パ−カライジング株式会社 アルミニウム製熱交換器及びその製造方法
US5354710A (en) * 1988-01-14 1994-10-11 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices using an adsorption enhancement layer
JP2645088B2 (ja) * 1988-07-15 1997-08-25 株式会社東芝 半導体装置の製造方法
DE4013929C2 (de) * 1989-05-02 1995-12-07 Toshiba Kawasaki Kk Verfahren zum Einbringen von Störstoffen in eine Halbleitermaterial-Schicht beim Herstellen eines Halbleiterbauelements und Anwendung des Verfahrens
US5223456A (en) * 1990-05-02 1993-06-29 Quality Semiconductor Inc. High density local interconnect in an integrated circit using metal silicide
US5254874A (en) * 1990-05-02 1993-10-19 Quality Semiconductor Inc. High density local interconnect in a semiconductor circuit using metal silicide
WO1991017576A1 (en) * 1990-05-02 1991-11-14 Quality Semiconductor, Inc. High density local interconnect in a semiconductor circuit using metal silicide
US5037773A (en) * 1990-11-08 1991-08-06 Micron Technology, Inc. Stacked capacitor doping technique making use of rugged polysilicon
JPH04266047A (ja) * 1991-02-20 1992-09-22 Fujitsu Ltd 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置
US5270256A (en) * 1991-11-27 1993-12-14 Intel Corporation Method of forming a guard wall to reduce delamination effects
SG71664A1 (en) * 1992-04-29 2000-04-18 Siemens Ag Method for the production of a contact hole to a doped region
US5317192A (en) * 1992-05-06 1994-05-31 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure having amorphous silicon side walls
JP3653107B2 (ja) * 1994-03-14 2005-05-25 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US5605862A (en) * 1995-04-05 1997-02-25 International Business Machines Corporation Process for making low-leakage contacts
JP2636796B2 (ja) * 1995-05-24 1997-07-30 日本電気株式会社 半導体装置の製造方法
US5859450A (en) * 1997-09-30 1999-01-12 Intel Corporation Dark current reducing guard ring
JP2010206172A (ja) 2009-02-06 2010-09-16 Canon Inc 撮像装置およびカメラ
JP2010206174A (ja) 2009-02-06 2010-09-16 Canon Inc 光電変換装置およびその製造方法ならびにカメラ
JP2010206173A (ja) * 2009-02-06 2010-09-16 Canon Inc 光電変換装置およびカメラ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3607466A (en) * 1967-11-22 1971-09-21 Sony Corp Method of making semiconductor wafer
US3600651A (en) * 1969-12-08 1971-08-17 Fairchild Camera Instr Co Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon
JPS4855663A (ja) * 1971-11-10 1973-08-04
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
DE2967388D1 (en) * 1978-09-20 1985-03-28 Fujitsu Ltd Semiconductor memory device and process for fabricating the device
US4291322A (en) * 1979-07-30 1981-09-22 Bell Telephone Laboratories, Incorporated Structure for shallow junction MOS circuits
JPS56111264A (en) * 1980-02-06 1981-09-02 Agency Of Ind Science & Technol Manufacture of semiconductor device
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
US4445266A (en) * 1981-08-07 1984-05-01 Mostek Corporation MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance
US4431460A (en) * 1982-03-08 1984-02-14 International Business Machines Corporation Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer
US4450620A (en) * 1983-02-18 1984-05-29 Bell Telephone Laboratories, Incorporated Fabrication of MOS integrated circuit devices

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Publication number Publication date
EP0181344A1 (en) 1986-05-21
DE3561856D1 (en) 1988-04-14
US4549914A (en) 1985-10-29
CA1223976A (en) 1987-07-07
WO1985004759A1 (en) 1985-10-24
JPS61501808A (ja) 1986-08-21
EP0181344B1 (en) 1988-03-09

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