JP2636796B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2636796B2
JP2636796B2 JP7124892A JP12489295A JP2636796B2 JP 2636796 B2 JP2636796 B2 JP 2636796B2 JP 7124892 A JP7124892 A JP 7124892A JP 12489295 A JP12489295 A JP 12489295A JP 2636796 B2 JP2636796 B2 JP 2636796B2
Authority
JP
Japan
Prior art keywords
film
silicon film
phosphorus
amorphous silicon
silicide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7124892A
Other languages
English (en)
Other versions
JPH08316474A (ja
Inventor
史記 相宗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7124892A priority Critical patent/JP2636796B2/ja
Priority to KR1019960017664A priority patent/KR100290494B1/ko
Priority to US08/653,327 priority patent/US6074925A/en
Publication of JPH08316474A publication Critical patent/JPH08316474A/ja
Application granted granted Critical
Publication of JP2636796B2 publication Critical patent/JP2636796B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
【０００２】
【従来の技術】シリコン半導体集積回路の分野におい
て、抵抗率が低く、かつ高い融点を有する金属シリサイ
ド膜の利用は多岐に亘っている。例えば、昨今のＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）についてはトランジスタのゲート電極（ワ
ード配線）やビット配線等のメモリセル部分の配線は、
設計ルールによる配線幅の縮小により低抵抗・高融点の
膜が必要となり、これらのゲート電極やビット配線等に
金属シリサイド膜が広範に用いられている。
【０００３】また、最近の金属シリサイド配線の特徴と
しては、殆どの場合、金属シリサイド膜の全面あるいは
一部分が不純物を含むシリコン膜と接して形成された金
属シリサイド膜とシリコン膜の積層構造（ポリサイド構
造）となっている。
【０００４】図３（ａ）〜（ｄ）は従来の半導体装置の
製造方法を説明するための工程順に示した断面図であ
る。
【０００５】まず、図３（ａ）に示すように、シリコン
基板１の表面を局所酸化（ＬＯＣＯＳ）技術により熱酸
化して厚さ０．３μｍのフィールド酸化膜２を形成し、
素子形成領域を区画する。次に、素子形成領域のシリコ
ン基板１の表面を熱酸化して厚さ１０ｎｍのゲート酸化
膜３を形成した後、全面に厚さ０．１μｍのリンをドー
プしたシリコン膜４および厚さ０．１μｍのタングステ
ンシリサイド膜５を順次堆積して積層し、全面にリンイ
オンを加速エネルギー３０ｋｅＶ、ドーズ量５×１０15
ｃｍ-2でイオン注入する。このイオン注入は、リンをド
ープしたシリコン膜とタングステンシリサイド膜を積層
したポリサイド構造のシリコン膜中のリンが後工程の熱
処理によってタングステンシリサイド膜中に拡散してし
まい、リンを含むシリコン膜中のリン濃度が極度に低下
してしまうという問題があり、この対策としてリンを含
んだシリコン膜とタングステンシリサイド膜の界面にリ
ンが到達するようなエネルギーでリンをイオン注入し、
予めタングステン膜中に十分なリンを加えてやることに
よってシリコン膜中のリン濃度の低下を防ぐためであ
る。
【０００６】次に、図３（ｂ）に示すように、タングス
テンシリサイド膜５およびシリコン膜４を選択的に順次
エッチングしてゲート電極を形成する。
【０００７】次に、図３（ｃ）に示すように、このゲー
ト電極およびフィールド酸化膜２をマスクとして素子形
成領域のシリコン基板１の表面に不純物をイオン注入し
て拡散層７を形成し、ゲート電極を含む表面にＣＶＤ法
で層間絶縁膜８を０．８μｍの厚さに堆積する。次に、
層間絶縁膜８を選択的に異方性エッチングしてコンタク
トホール１１を形成する。
【０００８】次に、図３（ｄ）に示すように、コンタク
トホール１１を含む層間絶縁膜８の表面に厚さ０．１μ
ｍのリンをドープしたシリコン膜１２と厚さ０．２μｍ
のタングステンシリサイド膜１３とを順次堆積して積層
し、全面にリンイオンを加速エネルギー５０ｋｅＶ、ド
ーズ量５×１０16ｃｍ-2でイオン注入し、しかる後、タ
ングステンシリサイド膜１３およびシリコン膜１２を選
択的に順次エッチングしてポリサイド構造のビット線を
形成する。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、ポリサイド構造の電極又は配線のシリ
コン膜の不純物がシリサイド膜に拡散して導電性が低下
するのを防止するために、シリコン膜とシリサイド膜の
界面付近に不純物をイオン注入しているが、段差を小さ
くするために薄膜化されたポリサイド構造ではシリサイ
ド膜に比べて下の不純物を含むシリコン膜の厚さが薄く
なる傾向にあり、界面付近を狙ったイオン注入の注入エ
ネルギーのばらつきによりゲート絶縁膜にまで不純物イ
オンが注入されたり、イオンの電荷によるチャージアッ
プの影響によりゲート絶縁膜の耐圧を劣化させる等の問
題があった。
【００１０】また、シリサイド膜の露光波長に対する反
射率が大きく、ハレーションを起してリソグラフィ工程
とパターン精度が低下して最悪の場合には配線間の短絡
不良を生ずるという問題があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成した絶縁膜の上に不純物
を含むシリコン膜，金属シリサイド膜および不純物を含
むアモルファスシリコン膜を順次堆積して積層する工程
と、前記アモルファスシリコン膜，金属シリサイド膜お
よびシリコン膜を選択的に順次エッチングして３層構造
の電極又は配線を形成する工程と、熱工程により前記ア
モルファスシリコン膜中の不純物を前記金属シリサイド
膜に拡散させる工程とを含んで構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１３】図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための工程順に示した断面図である。
【００１４】まず、図１（ａ）に示すように、Ｐ型のシ
リコン基板１の表面を局所酸化して厚さ０．３μｍのフ
ィールド酸化膜２を形成し、素子形成領域を分離する。
次に、この素子形成領域のシリコン基板１の表面を７０
０〜９００℃の酸化性雰囲気中で熱酸化し、厚さ１０ｎ
ｍのゲート酸化膜３を形成する。
【００１５】次に、図１（ｂ）に示すように、ゲート酸
化膜３を含む全面にリンをドープしたシリコン膜４を
０．１μｍの厚さに形成する。ここで、シリコン膜４は
多結晶シリコン膜又はアモルファスシリコン膜のいずれ
でも良い。次に、シリコン膜４の上にスパッタ法でタン
グステンシリサイド膜５を０．１μｍの厚さに堆積し、
このタングステンシリサイド膜５の上に減圧ＣＶＤ法に
より不純物濃度５×１０20ｃｍ-3のリンを含むアモルフ
ァスシリコン膜６を０．１μｍの厚さに成膜する。この
アモルファスシリコン膜６は例えば、縦型ＣＶＤ装置を
用い温度約５３０℃の反応管に約２．０Ｔｏｒｒの減圧
下で１００％のＳｉＨ4 ガスを１ＳＬＭ、１％のＮ2 希
釈をしたＰＨ3 ガスを約１００ＳＣＣＭ導入し、リンを
含むシリコン膜を成膜することでウェハ間の均一性のよ
いリンドープアモルファスシリコン膜を成長でき、リン
濃度も１×１０19〜１×１０21ｃｍ-3という広範囲のリ
ン濃度をＰＨ3 ガスの流量を変化させることだけで殆ど
成膜速度を変えずに制御できる。
【００１６】次に、図１（ｃ）に示すように、アモルフ
ァスシリコン膜６，タングステンシリサイド膜５，シリ
コン膜４を選択的に順次エッチングしてポリサイド構造
のゲート電極を形成する。
【００１７】次に、図１（ｄ）に示すように、ゲート電
極およびフィールド酸化膜２をマスクとしてシリコン基
板１にＮ型不純物をイオン注入し、ソース・ドレイン領
域となる拡散層７を形成する。次にゲート電極を含む全
面に層間絶縁膜８を堆積した後拡散層７の上の層間絶縁
膜８を選択的にエッチングしてコンタクトホールを形成
し、このコンタクトホールの拡散層と接続する配線９を
選択的に形成する。
【００１８】ここで、ポリサイド構造のゲート電極中の
リンは、その後の工程における熱処理により、リンをド
ープしたアモルファスシリコン膜６からタングステンシ
リサイド膜５中にリンが拡散されるが、アモルファスシ
リコン膜６中にはリンが充分ふくまれているため、タン
グステンシリサイド膜５へのリンの拡散は飽和する。こ
のためタングステンシリサイド膜５の下のシリコン膜４
のリン濃度が極端に低下することはない。
【００１９】この方法によって形成されたポリサイド構
造のゲート電極は、高濃度の不純物を含むアモルファス
シリコン膜を不純物の拡散源としているため、シリサイ
ド膜上へのイオン注入を行う必要がない。従って、従来
技術のイオン注入行う場合と比べてゲート酸化膜への悪
影響をなくすことができ、本実施例では、ゲート酸化膜
の耐圧不良率が約３０％減少した。
【００２０】また、アモルファスシリコン膜は通常の縮
小投影型露光機のｉ線波長（３６５ｎｍ）の光に対しシ
リコン膜の約１．５倍程度の吸収係数をもち、アモルフ
ァスシリコン膜表面の反射光強度を小さくでき、ハレー
ションを抑制することができる。
【００２１】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための工程順に示した断面図である。
【００２２】まず、図２（ａ）に示すように、シリコン
基板１の表面を局所酸化して形成した素子分離用のフィ
ールド酸化膜２により区画された素子形成領域の表面に
ゲート酸化膜３を形成し、ゲート酸化膜３の上に選択的
にゲート電極１０を形成する。次に、ゲート電極１０お
よびフィールド酸化膜２をマスクとして不純物をイオン
注入し拡散層７を形成した後ゲート電極１０を含む全面
に厚さ１μｍの層間絶縁膜８を堆積し、拡散層７上の層
間絶縁膜８をドライエッチングし上端の口径０．４μ
ｍ，底部直径０．２５μｍのコンタクトホール１１を形
成する。
【００２３】次に、図２（ｂ）に示すように、コンタク
トホール１１を含む層間絶縁膜８の表面に減圧ＣＶＤ法
でリンを含む多結晶シリコン膜１２を０．１μｍの厚さ
に堆積した後スパッタ法でタングステンシリサイド膜１
３を０．１μｍの厚さに堆積し、その上に不純物濃度５
×１０20ｃｍ-3程度のリンを含むアモルファスシリコン
膜１４を０．１μｍの厚さに堆積し、このアモルファス
シリコン膜１４，タングステンシリサイド膜１３，多結
晶シリコン膜１２を選択的に順次ドライエッチングして
拡散層７に接続する配線を形成する。この配線は第１の
実施例と同様に後工程の熱処理でリンをドープしたアモ
ルファスシリコン膜１４よりタングステンシリサイド膜
１３にリンが拡散し飽和するので多結晶シリコン膜１２
のリン濃度が低下することがない。
【００２４】このように形成された配線は、そのシリサ
イド膜へのリンのイオン注入を必要としないため、拡散
層部分に不要なリンが打ち込まれることがなく、下部の
トランジスタの特性の変動が極めて少なく、トランジス
タのしきい値電圧のばらつきを半分以下に改善できる。
また第１の実施例と同様にシリサイド膜上にパターンを
形成する場合と比べハレーションを抑えることができ、
パターニング精度を向上できる。
【００２５】なお、実施例では、不純物としてリンを用
いた場合について説明したが、リンに限定されるもので
はなく、ヒ素を不純物として用いる場合はＳｉＨ4 やＳ
ｉ2Ｈ6 とＡｓＨ3 等を用いたガスでヒ素ドープのアモ
ルファスシリコン膜を不純物拡散源兼反射防止膜として
成膜してやればよい。また、Ｐ型不純物としてホウ素を
用いる場合はＳｉＨ4 やＳｉ2 Ｈ6 とＢ2 Ｈ6 を用いて
ホウ素ドープのアモルファスシリコン膜を成膜すること
ができる。
【００２６】また、金属シリサイド膜についてもタング
ステンシリサイド以外にチタンシリサイドやモリブデン
シリサイド等の高融点シリサイド膜を使用することがで
きる。
【００２７】
【発明の効果】以上説明したように本発明は、ポリサイ
ド構造の電極又は配線の上に不純物を含むアモルファス
シリコン膜を積層した３層構造の電極又は配線を形成す
ることにより、シリサイド膜上のアモルファスシリコン
膜からシリサイド膜へ不純物を供給することができ、従
来のイオン注入による不純物の供給を不要とし、イオン
注入により発生するトランジスタ特性の低下を防ぐと同
時にパターニング工程におけるハレーションを防止して
パターン精度を向上できるという効果を有する。
【００２８】
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した断面図。
【図３】従来の半導体装置の製造方法を説明するための
工程順に示した断面図。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ シリコン膜 ５，１３ タングステンシリサイド膜 ６，１４ アモルファスシリコン膜 ７ 拡散層 ８ 層間絶縁膜 ９ 配線 １０ ゲート電極 １１ コンタクトホール １２ 多結晶シリコン膜

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成した絶縁膜の上に不
    純物を含むシリコン膜，金属シリサイド膜および不純物
    を含むアモルファスシリコン膜を順次堆積して積層する
    工程と、前記アモルファスシリコン膜，金属シリサイド
    膜およびシリコン膜を選択的に順次エッチングして３層
    構造の電極又は配線を形成する工程と、熱工程により前
    記アモルファスシリコン膜中の不純物を前記金属シリサ
    イド膜に拡散させる工程とを含むことを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 アモルファスシリコン膜の不純物濃度が
    ２×１０20〜５×１０20ｃｍ-3である請求項１記載の半
    導体装置の製造方法。
JP7124892A 1995-05-24 1995-05-24 半導体装置の製造方法 Expired - Fee Related JP2636796B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7124892A JP2636796B2 (ja) 1995-05-24 1995-05-24 半導体装置の製造方法
KR1019960017664A KR100290494B1 (ko) 1995-05-24 1996-05-23 전극 또는 배선용 폴리사이드 구조를 가진 반도체장치의제조방법
US08/653,327 US6074925A (en) 1995-05-24 1996-05-24 Method for fabricating semiconductor device with polycide structure for electrode or interconnect

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7124892A JP2636796B2 (ja) 1995-05-24 1995-05-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH08316474A JPH08316474A (ja) 1996-11-29
JP2636796B2 true JP2636796B2 (ja) 1997-07-30

Family

ID=14896694

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7124892A Expired - Fee Related JP2636796B2 (ja) 1995-05-24 1995-05-24 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6074925A (ja)
JP (1) JP2636796B2 (ja)
KR (1) KR100290494B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396646B (en) * 1997-09-11 2000-07-01 Lg Semicon Co Ltd Manufacturing method of semiconductor devices
KR100455725B1 (ko) * 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100475122B1 (ko) * 2002-12-20 2005-03-10 삼성전자주식회사 실리콘 접촉저항을 개선할 수 있는 반도체 소자 형성방법
JP4706260B2 (ja) * 2004-02-25 2011-06-22 東京エレクトロン株式会社 被処理体の酸化方法、酸化装置及び記憶媒体
DE102007046851B4 (de) * 2007-09-29 2019-01-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zum Ausbilden einer Halbleiterstruktur
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
SG11202008150VA (en) * 2018-03-09 2020-09-29 Applied Materials Inc A method for si gap fill by pecvd

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638496B2 (ja) * 1983-06-27 1994-05-18 日本電気株式会社 半導体装置
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4549914A (en) * 1984-04-09 1985-10-29 At&T Bell Laboratories Integrated circuit contact technique
JPH01184846A (ja) * 1988-01-13 1989-07-24 Oki Electric Ind Co Ltd 半導体装置製造時のノッチ発生防止方法
JPH01241125A (ja) * 1988-03-23 1989-09-26 Sony Corp 半導体装置の製造方法
JPH0242718A (ja) * 1988-08-02 1990-02-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR910005401B1 (ko) * 1988-09-07 1991-07-29 경상현 비결정 실리콘을 이용한 자기정렬 트랜지스터 제조방법
US5318919A (en) * 1990-07-31 1994-06-07 Sanyo Electric Co., Ltd. Manufacturing method of thin film transistor
US5192708A (en) * 1991-04-29 1993-03-09 International Business Machines Corporation Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization
JP2796656B2 (ja) * 1992-04-24 1998-09-10 三菱電機株式会社 半導体装置およびその製造方法
JP3211377B2 (ja) * 1992-06-17 2001-09-25 ソニー株式会社 半導体装置の製造方法
JPH06132245A (ja) * 1992-10-19 1994-05-13 Nippon Steel Corp 半導体装置及びその製造方法
JP2727981B2 (ja) * 1993-12-27 1998-03-18 日本電気株式会社 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法
JPH0883851A (ja) * 1994-09-12 1996-03-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPH0883778A (ja) * 1994-09-13 1996-03-26 Oki Electric Ind Co Ltd Ｍｏｓ型集積回路装置の製造方法
US5510296A (en) * 1995-04-27 1996-04-23 Vanguard International Semiconductor Corporation Manufacturable process for tungsten polycide contacts using amorphous silicon

Also Published As

Publication number Publication date
KR100290494B1 (ko) 2001-11-26
JPH08316474A (ja) 1996-11-29
US6074925A (en) 2000-06-13

Similar Documents

Publication Publication Date Title
US6162741A (en) Semiconductor device and manufacturing method therefor
JP2795565B2 (ja) 半導体記憶素子の製造方法
US5173450A (en) Titanium silicide local interconnect process
US20060275991A1 (en) Method of manufacturing a semiconductor integrated circuit device
JPS61156862A (ja) 半導体記憶装置
JPH11265992A (ja) ダイナミックランダムアクセスメモリの形成方法
JP2585140B2 (ja) 半導体装置の配線接触構造
JP2636796B2 (ja) 半導体装置の製造方法
JP3231020B2 (ja) 半導体装置
JPH07240390A (ja) 半導体装置の製造方法
US20080251824A1 (en) Semiconductor memory device and manufacturing method thereof
KR100330468B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2853426B2 (ja) 半導体記憶装置の製造方法
US5851873A (en) Method of making semiconductor memory device
US20050130418A1 (en) Semiconductor device and manufacturing method therefor
JPH06333944A (ja) 半導体装置
JPS6146065B2 (ja)
JP3664793B2 (ja) トランジスタの製造方法
JP2904341B2 (ja) 半導体装置およびその製造方法
JP2007311717A (ja) 半導体装置の製造方法
KR20010036018A (ko) 반도체 장치의 비트라인 콘택 및 그 형성 방법
JP3265593B2 (ja) 半導体装置の製造方法
JP2814962B2 (ja) 半導体装置の製造方法
JP3233217B2 (ja) 半導体装置の製造方法
KR960000963B1 (ko) 반도체 집적회로장치의 제조방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970311

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080425

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090425

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees