JPH0242718A

JPH0242718A - 半導体装置の製造方法

Info

Publication number: JPH0242718A
Application number: JP19203188A
Authority: JP
Inventors: Masanori Fukumoto; 正紀福本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-08-02
Filing date: 1988-08-02
Publication date: 1990-02-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、高融点金属シリサイドを少なくとも電極ある
いは配線の一部とした半導体装置の製造方法に関するも
のである。

（従来の技術）ダイナミックＲＡＭなどのＭＯ３ＶＬＳＩでは、ゲート
電極あるいは配線の抵抗による信号遅延を減少させて、
高速動作させるために、抵抗の低い高融点金属シリサイ
ドと多結晶シリコンとを積層した構造のゲート電極ある
いは配線が使用される。

特に、チタンシリサイド（Ｔ　ｉ　Ｓ　ｉｘ）の比抵抗
は約１５〜２０μΩ国と、高融点金属シリサイドの中で
は最も低い値を示し、さらに将来の大規模な集積回路の
配線材料として有効なものである。チタンシリサイド（
ＴｉＳｉｚ）の製法は、スパッタリング。

ＣＶＤ、チタン（Ｔｉ）とシリコン（ＳＬ）の熱反応な
どが従来からあるが、とりわけ熱反応による方法で得ら
れるチタンシリサイド（Ｔ　、ｉ　Ｓ　ｉｘ）は、化学
量論的組成ＴｉＳｉ２に極めて近く、安定して上記のよ
うな低い抵抗が得られるため、最も広く検討されている
。第２図（ａ）、　（ｂ）は従来のチタンシリサイド（
ＴｉＳｉｘ）層形成工程を示す断面図である。

実際の半導体集積回路においては、第２図に示すように
、ゲート電極あるいは配線の表面と、シリコン（ＳＬ）
基板に設けたソース・ドレインの表面との両方にチタン
シリサイド（’Ｔ　ｉ　Ｓ　ｉｘ　）の形成が行われる
ことが多い。（例えば、Ｃ，Ｙ、Ｔｊｎｇ、　ＩＥＤＭ
ＤｉＨｏｆ　Ｔｅｃｈ　Ｐａｐｅｒｓ、　ｐＨｏ、（１
９８４）、参照）第２図は、ＭＯＳトランジスタの断面
であり。

第２図（ａ）において、１はＰ形シリコン基板、２は厚
い二酸化シリコン膜、３はゲ−ト酸化膜を示す。また、
多結晶シリコン（Ｓｉ）５のゲート電極にＣＶＤ二酸化
シリコン（Ｓｉｎ、）からなるサイドウオール１０が形
成されており、多結晶シリコン５の表面およびソース・
ドレイン１１の表面が露出している。このソース・ドレ
イン１１の全面に約５０ｎｍの薄いチタン（Ｔｉ）６を
被着し、６００〜７００℃で熱処理すると、多結晶シリ
コン５およびソース・ドレイン１１の表面でシリコン（
ＳＬ）とチタン（Ｔｉ）６が反応してチタンシリサイド
（Ｔ　ｉ　Ｓ　ｉの１２．１３が形成され、素子分離用
の厚い二酸化シリコン（Ｓｉｎ、）膜２、サイドウオー
ル１０の部分はチタン（Ｔｉ）６のまま残る。残留した
チタン（Ｔｉ）６は、Ｎ　Ｈ４０Ｈ＋　Ｈｚ　Ｏ２など
で選択的に除去でき、第２図（ｂ）に示すように、多結
晶シリコン５とチタンシリサイド（ＴｉＳｉｘ）１２の
積層構造を有するゲート電極あるいは配線と、表面がチ
タンシリサイド（ＴｉＳｉｘ）１３で被覆されたソース
・トレイン１１が形成されるのである。

（発明が解決しようとする課題）しかし、従来の製造方法では、ゲート電極において、次
のような問題点が存在した。すなわち、多結晶シリコン
５を例えば４００ｎｍ程度に厚くしなければ、シリコン
（Ｓｉ）とチタン（Ｔｉ）との反応後あるいは、チタン
シリサイド（ＴｉＳｉ、）形成後に行なわれる約９００
℃の熱処理によってゲート酸化膜：３の絶縁耐圧が極め
て劣化することが実験的に確認されている。多結晶シリ
コン５は、多数の結晶粒界が表面に露出していることに
加えて１通常１０”／ｄ以上のＮ形不純物であるリンを
含有するために、多結晶シリコン５の表面に数ｎｍの自
然酸化膜が成長する。チタン（Ｔｉ）とシリコン（Ｓｉ
）とが熱反応し、チタンシリサイド（ＴｉＳｉｘ）１ｚ
を形成する過程は、チタン（Ｔｉ）が多結晶シリコン５
からのシリコン（Ｓｉ）を消耗することによって行なわ
れるが、結晶粒界、自然酸化膜のために反応が不均一と
なり、チタン（Ｔｉ）が局所的に多結晶シリコン膜中を
通過し、ゲート酸化膜３中に拡散することによって耐圧
劣化が起こると考えられている。

最小寸法が０．５戸以下の集積回路において、ゲート電
極あるいは配線の幅もＱ、５１Ｍ以下となった場合、パ
ターンの微細加工性の問題から、表面凹凸を減少させる
ことが必要となり、多結晶シリコン５の膜厚も４００ｎ
ｍ以下にしなければならない。

また、線幅が細くなったゲート電極あるいは配線の抵抗
は、増大するから、厚いチタン（Ｔｉ）を用いて厚いチ
タンシリサイド（Ｔ　ｉ　Ｓ　ｉχ）１２を形成し、抵
抗を減少させることも必要である。こうした要請に対し
、従来のチタンシリサイド（ＴｉＳｉｘ）１２−多結晶シリコン５ゲートの製造方
法は、増々ゲート酸化膜３の絶縁耐圧を劣化させること
になるので、微細な寸法を持つ集積回路に適用すること
は困難であるという問題があった。

本発明は、シリコン酸化膜の絶縁耐圧が高く。

集積度の高い半導体装置の製造方法を提供することを目
的とする。

（課題を解決するための手段）本発明は、前記従来の技術に存在した欠点を除去し、従
来より簿い多結晶シリコン、あるいは厚いチタンシリサ
イド（ＴｉＳｉｚ）を用いた場合であっても、ゲート酸
化膜の耐圧が劣化するのを防止することを目的としてい
る。そして、その手段は、ゲート酸化膜上に多結晶シリ
コン、チタン（Ｔｉ）などの高融点金属、非晶質または
非晶質に近いシリコン（Ｓｉ）を順次被着積層した構造
の電極を形成し、その後、前記積層構造の電極を熱処理
して多結晶シリコン−高融点金属シリサイド積層構造と
することである。

（作　用）本発明の構成は、高融点金属上に非晶質またはそれに近
いシリコン（Ｓｉ）を形成することが特徴である。非晶
質シリコンは多結晶シリコンに見られる明確な結晶粒界
が存在しない。また高融点金属表面の酸化膜は一般に熱
的に不安定である。すなわち、高融点金属と非晶質シリ
コンは結晶粒界がほとんどなく、不安定な酸化膜のみが
存在する界面で接している。この状態で熱処理すると、
高融点金属の一部は上部非晶質シリコンと均一に反応し
てシリコン（Ｓｉ）を効果的に消耗しシリサイドを形成
する。これと同時に高融点金属の一部は。

下層の多結晶シリコンとも反応してそのシリコン（Ｓｉ
）を一部消耗する。このようにして高融点金属は非晶質
シリコン側のシリコン（Ｓｉ）を消耗するから、シリサ
イドを形成するために消費される多結晶シリコン側のシ
リコン（Ｓｉ）ｆが減少する。

従って高融点金属が多結晶シリコン層の深部に浸透しな
いようにできるので、ゲート酸化膜の絶縁耐圧劣化を防
ぐことができる。

（実施例）以下、本発明を実施例に従って具体的に説明する。第１
図は、ＭＯＳトランジスタと、ソース・ドレインからの
引き出し配線とを有する集積回路の断面の一部を示す。

１はｐ形シリコン基板、２は素子分に用の厚い二酸化シ
リコン（ＳｉＯ２）膜である。

第１図に示す工程（ａ）では、１０ｎｍのゲート酸化膜
３をｐ形シリコン基板１の上に成長させ、その一部に引
き出し配線接続用のコンタクト窓４が設けられている。

次に、第１図に示す工程（ｂ）では、Ｐ型シリコン基板
１．素子分離用二酸化シリコン膜２およびゲート酸化膜
３の全面にリン（Ｐ）を含む多結晶シリコン５を２００
ｎｍの厚さにＬＰＣＶ［）法などで堆積した後、５０ｎ
ｍのチタン（Ｔｉ）６．１１００ｎの非晶質シリコン７
を約３００℃で、電子ビーム蒸着やスパッタリングで同
一真空容器内で連続形成する。その後、ＣＶＤ二酸化シ
リコン（Ｓｊ、Ｏ，）膜９を約１１００ｎの厚さに堆積
する。第１図に示す−［程（ｃ）では、前記工程（ｂ）
で形成された積層膜を順次選択的に除去し、ゲート電極
および引き出し配線のパターンを形成後ｌＭｏ５トラン
ジスタの１、Ｄ　Ｉ）　（Ｌｉｇｈｔｌｙ　Ｉ）ｏｐｅ
ｓ　Ｄｒａｉｎ）領域となる低濃度のｎ形層８をリンイ
オン注入で形成する。第１図に示す工程（ｄ）では、前
記工程（ｅ）で形成されたものに通常の方法でＣＶＤ二
酸化シリコン（Ｓ　１ｏ２）からなるサイドウオール１
０を形成し、続いてヒ素イオン注入を行い、ソース・ド
レイン層１１を形成する。この際、ソース・ドレイン層
１１のシリコン（ＳＬ）面は露出した状態にある。第１
図に示す工程（ｅ）では、このシリコン（Ｓｉ）の露出
面を含む全面に薄いチタン（Ｔｉ）をスパッタリング法
などで被着し、　６００〜７００℃程度の温度で数秒〜
６０秒の短時間熱処理を行うと、ソース・ドレイン層１
１のシリコン（ＳＬ）とチタン（Ｔｉ）とが反応し、ソ
ース・ドレイン層１１の表面にチタンシリサイド（Ｔｉ
Ｓｉｚ）１３が形成される。また、この熱処理で、ゲー
ト電極あるいは引き出し配線を構成するチタン（Ｔｉ）
６が多結晶シリコン５．非晶質シリコン７と同時に反応
し、チタンシリサイド（ＴｉＳｉｘ）１２を形成する。

この温度では、非晶質シリコン７の一部は未反応のまま
残る。次に、第１図に示す工程（ｆ）では、ＣＶＤによ
り形成された二酸化シリコン（Ｓｉｎ２）１４．シリケ
ートガラス（Ｂ　Ｐ　Ｓ　Ｇ）１５を堆積し、シリケー
トガラス（Ｂ　Ｐ　Ｓ　Ｇ）１５のフローとイオン注入
したｎ形層８およびソース・ドレイン層１１の活性化の
ため、９００℃３０分の熱処理を施すことによって非晶
質シリコン７は全部チタンシリサイド（ＴｉＳｉｘ）１
２になる。そして引き出し配線の多結晶シリコン層から
基板１ヘリンが拡散してＴｌ形拡散層１６をつくリソー
ス・ドレイン層１１と接続される６以上のようにして、
低抵抗の多結晶シリコン−チタンシリサイド（ＴｉＳｉ
ｚ）ゲート電極が形成できる。本発明におけるチタンシ
リサイド（ＴｉＳｉ、）形成過程を分析したところ、チ
タン（Ｔｉ）が非晶質シリコンと反応する速度は、多結
晶シリコンとの反応速度の約３／２倍であって、主とし
て非晶質シリコンのシリコン（Ｓｉ）が消費され、チタ
ン（Ｔｉ）と反応する多結晶シリコン量は、かなり抑制
されることがわかった。これは、多結晶シリコン表面に
必ず生じる自然酸化膜が多結晶シリコンとチタン（Ｔｉ
）との反応をある程度阻止しているものと考えられる。

従って前述したようにチタン（Ｔ　ｉ）が多結晶シリコ
ン中に深く浸透することがなくなるのでゲート酸化膜の
絶縁耐圧劣化が防止できる。

以上の実施例では、ゲート電極と共にチタンシリサイド
（ＴｉＳｉ、）を含む引き出し配線を同時に形成し、さ
らに表面にチタンシリサイド（ＴｉＳｉｘ）を有するソ
ース・ドレインを形成する場合を示した。本発明は、引
き出し配線、チタンシリサイド（ＴｉＳｉｚ）ソース・
ドレインを設けない場合にも適用できることはいうまで
もない。また、高融点金属膜６はチタン（Ｔｉ）以外に
、Ｃｒ、　Ｍｏｗ　Ｗ＋Ｔａ、Ｈｆ、Ｎｂ、Ｖ、Ｚｒ、
Ｒｅであっても上記反応機構から考えて適用できる。

（発明の効果）以上述べたように、本発明では、高融点金属膜上に非晶
質シリコンを形成するという極めて簡単な方法により、
下層の多結晶シリコンと高融点金属との反応を大幅に軽
減させ、多結晶シリコンが薄い場合あるいは高融点金属
が厚い場合であってもゲート酸化膜の絶縁耐圧を向上さ
せることができるという効果を発揮するものである。

【図面の簡単な説明】

第１図は本発明の詳細な説明する工程断面図、第２図は
従来の技術を説明する工程断面図である。１　・・・　ｐ形Ｓｉ基板、　２・・・厚いＳｉｏ。膜、３　・・・ゲート酸化膜、　４　・・・コンタクト
窓、　５　・・・多結晶シリコン、　６　・・・チタン
（Ｔｉ）、　７　・・・非晶質シリコン。８・・・低濃度ｎ形層、　９，１４・・・ＣＶＤ二酸化
シリコン（Ｓｉｎ、）膜、１０・・・サイドウオール、
１１・・・ソース・ドレイン層。１２、１３−・・チタンシリサイド（ＴｉＳｉｘ）、１
５・・・シリケートガラス（ＢＰＳＧ）。１６・・・ｎ形波散層。特許出願人　松下電器産業株式会社３、、、、乍゛トロｕとイと、騰第１図４、−、コシタクト巳。５、、−９９粘晶゛７リヨン第１図＋２．１３−＝ナタ）゛７リサイド（ＴｉＳｉｘ　）１
４、−ＣＶＤ（ＳｉＯ２）　膜＋５−、ＢＰＳＧ１５−、ｎ形を双肩１０−、サイド″７オール

Claims

【特許請求の範囲】

半導体基板の一主面に形成された絶縁膜上に、多結晶シ
リコン、高融点金属、非晶質または非晶質に近いシリコ
ンを順次被着して多層膜とする工程と、前記多層膜を熱
処理して多結晶シリコン−高融点金属シリサイド積層構
造とする工程とを含むことを特徴とする半導体装置の製
造方法。