JPS59119848A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59119848A JPS59119848A JP57228400A JP22840082A JPS59119848A JP S59119848 A JPS59119848 A JP S59119848A JP 57228400 A JP57228400 A JP 57228400A JP 22840082 A JP22840082 A JP 22840082A JP S59119848 A JPS59119848 A JP S59119848A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(」)発明の技術分野
本発明は21’導体装置′の製造方法、詳しくはアイソ
レーン」ン部分にU溝を形成し素子分離を完成させる力
l去に(刀する。
レーン」ン部分にU溝を形成し素子分離を完成させる力
l去に(刀する。
(2)技術の背景
オニ出1頭人は第1図の断面図に示される酸化膜で囲ま
れたトランジスタ(以下にはU S i’構造という)
を開発した。同図を参照すると、1はシリコン基板、2
はフィールド酸化膜、3はn+形埋没Lし、4ばn +
形コレクタ・コンタクト、5はp+形アイソレーション
部分、6はヘース、7はエミツタを示し、製造されるト
ランジスタは1〜1.5μmのj!tさのフィールド酸
化膜によって取り囲まれる。図示のかかるO S ’r
溝構造おいては、トランジスタの特性、殊にヘースの部
分の寄生容量か減少せしめられる利点が確認されている
。
れたトランジスタ(以下にはU S i’構造という)
を開発した。同図を参照すると、1はシリコン基板、2
はフィールド酸化膜、3はn+形埋没Lし、4ばn +
形コレクタ・コンタクト、5はp+形アイソレーション
部分、6はヘース、7はエミツタを示し、製造されるト
ランジスタは1〜1.5μmのj!tさのフィールド酸
化膜によって取り囲まれる。図示のかかるO S ’r
溝構造おいては、トランジスタの特性、殊にヘースの部
分の寄生容量か減少せしめられる利点が確認されている
。
(3)従来技術と問題点
しかし、上記したO31′構造は、殊に埋没ハづ3の丸
みをもった部分でばその面積が人で接合容1dが大にな
ることに問題がある。また、アイソレーション部分5の
先端部分の丸めをもった)81X分と埋没層3との間に
発生する寄生容量か大いなる傾向にあり、素子のスイッ
ヂング速度を低−トさせる原因となっている。
みをもった部分でばその面積が人で接合容1dが大にな
ることに問題がある。また、アイソレーション部分5の
先端部分の丸めをもった)81X分と埋没層3との間に
発生する寄生容量か大いなる傾向にあり、素子のスイッ
ヂング速度を低−トさせる原因となっている。
(4)発明の1」的
本発明は上記従来の問題点に鑑の、O3T構造を利用し
つつ接合蓄量、寄生容量が減少せしめられ、スイッチン
グ速度の低下か防止された半導体装置を製造する方法を
(足イバすることを目的とする。
つつ接合蓄量、寄生容量が減少せしめられ、スイッチン
グ速度の低下か防止された半導体装置を製造する方法を
(足イバすることを目的とする。
(5)発明の(14成
そしてこの目的は本発明によれは、半専体基(ルに埋没
層;、エピタキシャル層を形成した後ア・イソレーショ
ン部分および活性領域を除く基板」二に選択的に酸化膜
を形成し、これら酸化膜によって囲まれた半導体素子を
製造する方法におい″(、全面に蟇化映および絶縁膜を
順次成長し、前記−]′イソレーション部分においてこ
れらの膜に窓開りをなす」−]程、前記窓を通して埋没
層を突き抜ける()溝を形成し、該U溝の底部分にチャ
ネルカット層を形成する工程、前記U溝の表面を選択的
に酸化し該U溝内に絶縁物を充填する工程、前記絶縁物
の表面に酸化膜を形成する工程を含むことを特徴とする
半導体装置の製造方法を提供することによっ′C達成さ
れる。
層;、エピタキシャル層を形成した後ア・イソレーショ
ン部分および活性領域を除く基板」二に選択的に酸化膜
を形成し、これら酸化膜によって囲まれた半導体素子を
製造する方法におい″(、全面に蟇化映および絶縁膜を
順次成長し、前記−]′イソレーション部分においてこ
れらの膜に窓開りをなす」−]程、前記窓を通して埋没
層を突き抜ける()溝を形成し、該U溝の底部分にチャ
ネルカット層を形成する工程、前記U溝の表面を選択的
に酸化し該U溝内に絶縁物を充填する工程、前記絶縁物
の表面に酸化膜を形成する工程を含むことを特徴とする
半導体装置の製造方法を提供することによっ′C達成さ
れる。
(6)発明の実施例
以下本発明実施例を図面によって詳述する。
第2図以下に本発明の方法を実施する」二程にお4Jる
半導体装置の要部が19j面図で示され、これらの図に
おい°ζ既に図示した部分と同じ部分は同一符号を付し
て示す。
半導体装置の要部が19j面図で示され、これらの図に
おい°ζ既に図示した部分と同じ部分は同一符号を付し
て示す。
第2図に示す如く、シリコン基板1の全ifjにn”形
埋没jτづ8を拡散し、更に拡散jτ18の上に全面に
エピタキシャル成長によっ一ζn−形エピクキンヤル層
9を形成する。次に、アイソレーション部分、コレクタ
・コンタク1−および・\−ス形成予定領域1so 、
CG、 Bをそれぞれ窒化膜でマスクしておいて、選択
酸化法(LOCO5法)により1〜1.5μmの厚ざの
フィールド酸化膜2を形成する。
埋没jτづ8を拡散し、更に拡散jτ18の上に全面に
エピタキシャル成長によっ一ζn−形エピクキンヤル層
9を形成する。次に、アイソレーション部分、コレクタ
・コンタク1−および・\−ス形成予定領域1so 、
CG、 Bをそれぞれ窒化膜でマスクしておいて、選択
酸化法(LOCO5法)により1〜1.5μmの厚ざの
フィールド酸化膜2を形成する。
次いで全面に化学気相成長法(CVD法)によって、窒
化Jiff (Si 3N 411%) 10を0.1
〜0.2 p mの1模厚に、引続き墾化映10の上に
りん・シリケート・ガラス(+)SG ) l模11を
0.5μm程度の1模jソ謁こ順に成長し、アイソレー
ション1(11分形成予定領域、 (+?IF、)で
エツチングして窒化j模とI)SG 119を除去して
窓開きをなす(第3図)。
化Jiff (Si 3N 411%) 10を0.1
〜0.2 p mの1模厚に、引続き墾化映10の上に
りん・シリケート・ガラス(+)SG ) l模11を
0.5μm程度の1模jソ謁こ順に成長し、アイソレー
ション1(11分形成予定領域、 (+?IF、)で
エツチングして窒化j模とI)SG 119を除去して
窓開きをなす(第3図)。
1うくいで、(CCV a + It(V23 )ガス
を用いる旧Eで、1iii記窓を通してアイソレーショ
ン部分形成予定領域1soを第4図に示す如′くエツチ
ングしてU溝12を形成し、I)sGI模を例えばウェ
ットエツチングで除去しくウォッシュアウト)、引続き
ほう集(B”)を、40KeVのコニ不ルギー、I X
10 cm−”’の1−−ス量−ζイオン注入法に
よってイオン注入し、。
を用いる旧Eで、1iii記窓を通してアイソレーショ
ン部分形成予定領域1soを第4図に示す如′くエツチ
ングしてU溝12を形成し、I)sGI模を例えばウェ
ットエツチングで除去しくウォッシュアウト)、引続き
ほう集(B”)を、40KeVのコニ不ルギー、I X
10 cm−”’の1−−ス量−ζイオン注入法に
よってイオン注入し、。
U溝12の表面層にp ’l形のチャネルカッl−1τ
〔113を形成する。
〔113を形成する。
次いで、L)溝12の表面を選択的に酸化し一ζ酸化膜
14を形成し、ドープされていない多結晶シリコン(ポ
リシリコン)15を成長させてそれでU ’/NjJ2
を充填する。
14を形成し、ドープされていない多結晶シリコン(ポ
リシリコン)15を成長させてそれでU ’/NjJ2
を充填する。
上記したポリシリコンの成j=後、余分なポリシリコン
はポリッシングで除去し、活性領域ずなわら、コレクタ
・コンタクト形成予定領域CC、ヘース形成予χビ領域
B上のポリシリコン残を除去するため、水酸化カリウム
(Koll)を用いるウェットエツチングを行い、余分
のポリシリコンを除去し、U溝12内にのめポリシリコ
ンが残るようにするく第5図)。
はポリッシングで除去し、活性領域ずなわら、コレクタ
・コンタクト形成予定領域CC、ヘース形成予χビ領域
B上のポリシリコン残を除去するため、水酸化カリウム
(Koll)を用いるウェットエツチングを行い、余分
のポリシリコンを除去し、U溝12内にのめポリシリコ
ンが残るようにするく第5図)。
前記したポリッシングてストッパーとして働いた窒化)
挨10を用いてポリシリコン15の表面を選択酸化し、
第6図に示す如くポリシリコンI5を覆う。このとき形
成された1股化11Qはフィールド酸化11M 2と連
結する。次いで窒化+1*10を除去する。以後従来技
術の工程と同様にコレクタ・コンタク1−、ヘース、エ
ミッタを形成する。
挨10を用いてポリシリコン15の表面を選択酸化し、
第6図に示す如くポリシリコンI5を覆う。このとき形
成された1股化11Qはフィールド酸化11M 2と連
結する。次いで窒化+1*10を除去する。以後従来技
術の工程と同様にコレクタ・コンタク1−、ヘース、エ
ミッタを形成する。
上記した(J溝は垂直力向に形成されるので、接合面が
平らであり、面積が従来のアイソレーション部分の丸み
をもったものに比べ減少し゛(いるので、接合容量が減
少する。また、U溝12圓埋没層8を突き抜けて形成さ
れるので、U 11j 12のチャネル力・7ト層13
は埋没層8と接することがなく、′爵生谷量の発生が抑
えられる。
平らであり、面積が従来のアイソレーション部分の丸み
をもったものに比べ減少し゛(いるので、接合容量が減
少する。また、U溝12圓埋没層8を突き抜けて形成さ
れるので、U 11j 12のチャネル力・7ト層13
は埋没層8と接することがなく、′爵生谷量の発生が抑
えられる。
(7)発明の効果
以上、詳細に説明したように、本発明の方法によると、
選択酸化法によって素子を取り囲むように形成されたj
!、°−い酸化膜をマスクにし−(シリコン基板のエツ
チングを行い、U溝を形成し、それを絶縁物で充填して
素子−分離を形成するため、当該U溝と埋没拡11幻i
ツとの間の寄生容量を小にすることか可能となり、素子
のスイッチング速度の低下を防止するに効果大である。
選択酸化法によって素子を取り囲むように形成されたj
!、°−い酸化膜をマスクにし−(シリコン基板のエツ
チングを行い、U溝を形成し、それを絶縁物で充填して
素子−分離を形成するため、当該U溝と埋没拡11幻i
ツとの間の寄生容量を小にすることか可能となり、素子
のスイッチング速度の低下を防止するに効果大である。
第1図は従来技術によるO3T構造の断面図、第2図な
いし第6図はA・二発明の方d、を実施する工程におり
る半専体装置の要部の断面図である。 1−シリコン基板、2−フィールIS酸化膜、” −−
’ 埋?J−b、4−コレクタ・コンタクト、5−’j
’インレージョン部分、6−−−、−ス、7−エミフタ
、8−埋没層、9−エピタキシャル層、10−蟹化膜、
1l−PSG股、12−− Ll fj、L3−チ+ネ
ルカットj行、14−酸化膜、15−ボνシリコン
いし第6図はA・二発明の方d、を実施する工程におり
る半専体装置の要部の断面図である。 1−シリコン基板、2−フィールIS酸化膜、” −−
’ 埋?J−b、4−コレクタ・コンタクト、5−’j
’インレージョン部分、6−−−、−ス、7−エミフタ
、8−埋没層、9−エピタキシャル層、10−蟹化膜、
1l−PSG股、12−− Ll fj、L3−チ+ネ
ルカットj行、14−酸化膜、15−ボνシリコン
Claims (1)
- 半導体基板に埋没層、エビタギシャル層を形成した後ア
イソレーション部分および活性領域を除く基板上に選択
的に酸化膜を形成し、これら酸化膜によって囲まれた半
導体素子を製造する方法において、全面に窒化j模およ
び絶縁膜を順次底IMし、前記アイソレーション部分に
おいてこれらの1模に窓開りをなす工程、前記窓を通し
て埋没j1ツを突き抜りるU溝を形成し、該U溝の底部
分にチャネルカッ1一層を形成する工程、前記U溝の表
面を選択的に酸化し該U溝内に絶縁物を充填する工4゛
1)、前記絶縁物の表面に酸化1挨を形成する上程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57228400A JPS59119848A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
CA000443775A CA1217576A (en) | 1982-12-27 | 1983-12-20 | Method of producing a semiconductor device |
KR1019830006098A KR880001591B1 (ko) | 1982-12-27 | 1983-12-22 | 반도체장치 제조방법 |
US06/564,713 US4611386A (en) | 1982-12-27 | 1983-12-23 | Method of producing a semiconductor device |
DE8383307977T DE3373163D1 (en) | 1982-12-27 | 1983-12-23 | Method of producing a semiconductor device having isolation regions between elements |
IE3068/83A IE54992B1 (en) | 1982-12-27 | 1983-12-23 | Method of producing a semiconductor device having isolation regions between elements |
EP83307977A EP0116789B1 (en) | 1982-12-27 | 1983-12-23 | Method of producing a semiconductor device having isolation regions between elements |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57228400A JPS59119848A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59119848A true JPS59119848A (ja) | 1984-07-11 |
JPS6240858B2 JPS6240858B2 (ja) | 1987-08-31 |
Family
ID=16875868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57228400A Granted JPS59119848A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4611386A (ja) |
EP (1) | EP0116789B1 (ja) |
JP (1) | JPS59119848A (ja) |
KR (1) | KR880001591B1 (ja) |
CA (1) | CA1217576A (ja) |
DE (1) | DE3373163D1 (ja) |
IE (1) | IE54992B1 (ja) |
Cited By (2)
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