JPS62125663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62125663A JPS62125663A JP60266410A JP26641085A JPS62125663A JP S62125663 A JPS62125663 A JP S62125663A JP 60266410 A JP60266410 A JP 60266410A JP 26641085 A JP26641085 A JP 26641085A JP S62125663 A JPS62125663 A JP S62125663A
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- JP
- Japan
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- semiconductor memory
- type
- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
・産業上の利用分野〕
本発明は半導体記憶装置に関し、特にプログラム可能な
読出し専用の半導体記憶装置に関する。 １従来の技術〕 プログラム可能な読出し専用記憶装置（以下ＰＲＯＭと
記す）は、その用途からみて、特に確実なプログラム（
書込み）がなされることが必要である。このＰＲＯＭの
確実なプログラムは、記憶するべき記憶素子を確実番こ
選択することにある。 従来のＰ）”：ＯＭは、バイポーラ素子によって構成す
る場合は、単位記憶素子として一般的には、互いに逆方
向に接続された２つのＰＮ接合を含む素子を使用し、こ
の２つのＰＮ接合のうちの一方を破壊して情報の書込み
を行なう接合破壊型ＰＲＯＭと、栄位記憶素子としてヒ
ユーズとこれに接続された一つのＰＮ接合を含む素子を
使用し、このヒユーズを溶断して情報の書込みを行なう
ヒユーズ型ＰＲＯＭが実用化されている２ この２種類のＰ ＲＯＭのうち、接合破壊型ＰＲＯＭの
重付記憶素子は、第５図に示すように、Ｐ型シリコン基
板】に設けられたＮ″型埋込み層２１の７，１− Ｆ！
’２エビタＮシャル層３に絶ｔイ体征１１残Ｃ）を隔て
て１゛型ベース領域４ａおよび・１１）をバラ成し、且
つ、このベース領域４ ａおよび４１）内にＮ ＋ ＋
型のエミ・・Ｉり領域５ａおよび５１）を形成して、バ
イポーラ型記憶素イとした横道とな−）でいる、なお、
第５１Ｔ２１において、７はアルミニｔ’７六電極であ
る。 このような、牟ｆｑ記憶素子Ｑ１及びＱ２は第５１″ｊ
Ｉで示したように、共通のＮ゛型埋込み層２及びＮ 型
エピタキシャル層３か八なるワード線で接続され、更に
、この互いに絶縁されたワード線と直交してＮ゛型エミ
・ツタ領域５とアルミニウム電極７とを結ぶデジット線
により接続されている、（発明が解決しようとする問題
点〕 このように構成された従来の接合破壊型ＰＲＯＭにおい
ては、同一ワード線内のベース領域４ａと４ｂ間に寄生
ＰＮＰトランジスタが生じ、そのため１：己恒索了−自
（本のＮ ｌ’ Ｎ ＋パンンシ′スタとの間にｐ Ｎ
１１ Ｎ ′、５：牛サイリスタが４７．ｊ成される
。 以下第６１”Ａに示した回路し１を用いて説明ず２１．
３己憶索子Ｉ＼の十Ｉ′ｊ報の−）込みは、ベースオー
ブンの状態でエミ・γタ ベース間のｌ’ Ｎ接合に逆
方向電流を流して、この接合を破壊することに、Ｌり行
なわれるがｌｉｊ （，７記恒索子Ｑ＋＋１に、実線で
示す電流通路５２で電流を７４コシて情報を書込もうと
するとき、前述の寄生サイリスタが（１１１成されう・
ソチア・ツブ現象が生じ、点線で示す電１４
読出し専用の半導体記憶装置に関する。 １従来の技術〕 プログラム可能な読出し専用記憶装置（以下ＰＲＯＭと
記す）は、その用途からみて、特に確実なプログラム（
書込み）がなされることが必要である。このＰＲＯＭの
確実なプログラムは、記憶するべき記憶素子を確実番こ
選択することにある。 従来のＰ）”：ＯＭは、バイポーラ素子によって構成す
る場合は、単位記憶素子として一般的には、互いに逆方
向に接続された２つのＰＮ接合を含む素子を使用し、こ
の２つのＰＮ接合のうちの一方を破壊して情報の書込み
を行なう接合破壊型ＰＲＯＭと、栄位記憶素子としてヒ
ユーズとこれに接続された一つのＰＮ接合を含む素子を
使用し、このヒユーズを溶断して情報の書込みを行なう
ヒユーズ型ＰＲＯＭが実用化されている２ この２種類のＰ ＲＯＭのうち、接合破壊型ＰＲＯＭの
重付記憶素子は、第５図に示すように、Ｐ型シリコン基
板】に設けられたＮ″型埋込み層２１の７，１− Ｆ！
’２エビタＮシャル層３に絶ｔイ体征１１残Ｃ）を隔て
て１゛型ベース領域４ａおよび・１１）をバラ成し、且
つ、このベース領域４ ａおよび４１）内にＮ ＋ ＋
型のエミ・・Ｉり領域５ａおよび５１）を形成して、バ
イポーラ型記憶素イとした横道とな−）でいる、なお、
第５１Ｔ２１において、７はアルミニｔ’７六電極であ
る。 このような、牟ｆｑ記憶素子Ｑ１及びＱ２は第５１″ｊ
Ｉで示したように、共通のＮ゛型埋込み層２及びＮ 型
エピタキシャル層３か八なるワード線で接続され、更に
、この互いに絶縁されたワード線と直交してＮ゛型エミ
・ツタ領域５とアルミニウム電極７とを結ぶデジット線
により接続されている、（発明が解決しようとする問題
点〕 このように構成された従来の接合破壊型ＰＲＯＭにおい
ては、同一ワード線内のベース領域４ａと４ｂ間に寄生
ＰＮＰトランジスタが生じ、そのため１：己恒索了−自
（本のＮ ｌ’ Ｎ ＋パンンシ′スタとの間にｐ Ｎ
１１ Ｎ ′、５：牛サイリスタが４７．ｊ成される
。 以下第６１”Ａに示した回路し１を用いて説明ず２１．
３己憶索子Ｉ＼の十Ｉ′ｊ報の−）込みは、ベースオー
ブンの状態でエミ・γタ ベース間のｌ’ Ｎ接合に逆
方向電流を流して、この接合を破壊することに、Ｌり行
なわれるがｌｉｊ （，７記恒索子Ｑ＋＋１に、実線で
示す電流通路５２で電流を７４コシて情報を書込もうと
するとき、前述の寄生サイリスタが（１１１成されう・
ソチア・ツブ現象が生じ、点線で示す電１４
【通路ら１
、即ち単位記憶素子Ｑ。＋、Ｑ＋＋を介在した通路で全
てまたは一部に書込み電流が流れ、本末情報が書込まれ
るべき単位記憶素子Ｑ０９．に情報が書込まれながうた
り、書込み不足による不良が発生したりし、書込み歩留
りおよび信頼性を成子させるという問題が生じる。尚、
第６図において、肘、Ｙ線Ｙｏ、Ｙ。 はデジット線、帰線Ｘ。、×１はワード線、Ｑ ｏ ｒ
。 Ｑ＋ｎは未書込みＩ社位記憶素子、Ｑｏｎ、 Ｑ、＋＋
は書込み済みの単位記憶素子である。 本発明の目的は、書込み歩留りが良く、信頼性の高い半
導体記憶装置を提供することにある。 問題点を解決するための手段〕 本発明の半導体記憶装置は、−導電型半導体基板と、こ
の半導体基板上に形成された逆導電型高不純物濃度の埋
込み層と、この埋込み層上に形成された逆導電型低不純
物濃度の牛導体層と、この半導休閑表面に選択的に形成
された単位素子領域外に用の絶縁体層と、単位素子領域
内に形成されたＰＮＰまたはＮＰＮ接合を有する半導体
素子とを含む半導体記憶装置であって、前記絶縁体層が
前記表面から前記埋込み層に少くとも達するように形成
されているものである。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の第１の実施例の断面図である。 第１図において、１はＰ型シリコン基板、２はＮ゛型埋
込み層、３はＮ−型エピタキシャル層、４ａ及び４ｂは
ベース領域、５ａ及び５ｂはエミツタ領域、６は酸化シ
リコンからなる絶縁体層、７はアルミニウム電極である
。 本革１の実施例が第５図に示した従来例と異なる所は、
単位記憶素子Ｑ１．Ｑ２を分離する絶縁体層６がＮ゛型
埋込み層２内に少くとも達筆るように形成されているこ
とである。 このように絶縁体層６をＮ゛型埋込み層２内にまで深く
形成することにより、単位記憶素子Ｑ＋。 Ｑ２のベース領域４ａ及び４ｂに形成される寄生ＰＮＰ
）ランジスタの電流利得を小さくすることができる。 すなわち、寄生ＰＮＰ）−ランジスタのベース領域にあ
たるＮ′型埋込み層２に、単位記憶素子を分離する絶縁
体層６が形成されているため、実質的に、寄生Ｐ Ｎ
Ｐ Ｉ−ランジスタのベース領域の濃度が高くなったこ
とになり、従来の接合破壊型ＰＲＯＭの単位記憶素子間
に働いていた干渉、すなわち、寄生サイリスタによるラ
ッチアップ現象が起ｒ、ず、−：込ノノル留りが良・て
ｆ、１１・ｒｉセの、１″？、い甲導体記恒装置かｑ′
：、 （、れる、。 電）２１￥ｌ （ｒＩ）〜（Ｃ・）は、本発明の第１の
実施Ｒ１ｊ力製造ノＪ法を説明するだめの製造−１４稈
順に示した・１′−導体−１〜・ノブの断面図である。 まず、第２［４（ａ）に示すよつに、ｌ） １ｌｌｊシ
リコ＞１＋！、板１にｊ′！（択的にＮ′型埋込み層２
を形成し、次いで、シリコン基板１の表面にＮ ！〜１
遍エピタキンヤル層３を形成し、更にその表面に、窒化
シリコン膜等からなる酎（酸化性被膜９を形成する。 次に第２１’７１ （１） ）に示すように、耐酸化性
被膜Ｃ）シｊＫ択的に除去した後、Ｎ−型エピタキシャ
ルｔ！６３にｊπ択的に酸化膜を形成した後、こび）酸
化膜をエツチングし講１０を形成する。尚、酸化膜を形
成しないで、ドライエツチング法又は、ウニ・・１１〜
工・ソチング法により、直接講１０を形成してもよい。 次に第２図（Ｃ）に示すように満１０の選択酸化を行な
い酸化１１ツ）かＮ″型Ｉｌｌ込ノＩ Ｘ（２にｆ・ψ
大するように１■ヨ成し絶ｔイ体１（りＣ）を形成する
ン欠にＰ゛型ベース征ｊ域４ 、 Ｎ Ｊ Ｉ Ｑ＋２
エミッタｆ伯Ｊ或５、及びアルミニウム電極７を形成し
第１１ｆｆｉに示した半導体記憶装置を完成させる。 第３ＵＡは本発明の第２の実施例の断面ＩＡである。 この第２の実施例に於ては、酸化膜】２と多結晶シリコ
ン膜１３とから形成される絶縁体層６の幅が深さ方向に
同一に形成されている。ｔ；ｅって、第１図に示した第
１の実施例に比べて絶縁体層６の幅を狭くできる２、％
、半導体記憶装置の集積度を向」ニさせることができる
。 第４図（ａ）、（１））は上記第２の実施例の製造方法
を説明する為の製造工程順に示した半導体チップの断面
図である。 まず、第２図（ａ＞に示したと同様に、Ｐ型シリコン基
板１」二にＮ″型埋込み層２、Ｎ−型エピタキシャル層
３及び耐酸化性被膜９を形成した後、第７１図（ａ）に
示すように、耐酸化性被膜９を選択的に除去する。続い
てドライエ・ソチング法又はウェットエツチング法によ
りＮ゛型埋込み層２に達する湯を形成した後、満１１の
内部を酸化し酸化！ｌＧ’、 １２を形成する。 ；り：に、第・１図（ｂ）に示すように、Ｓ ａ、４晶
シリコン１３．で講１１を充填し、その表面を酸化して
絶縁体層６を形成する。 次に、Ｐ４型ベース領域４、Ｎ ４４型エミツタ領域５
、及びアルミニウム′：ｒＬ％７を形成することにより
、第３図に示した半導体記憶装置が完成する。 ｒ発明の効果〕 以上説明したように本発明は、単位記憶素子を分間する
絶縁体層が少くとも埋込みＭ中にまで形成されているた
め、単位記憶素子間に形成される寄生Ｐ Ｎ ｒ） ）
ランジスタのベース濃度が高くなり、その電流利得が低
下してラッチアップ現象が起らないため、書込み歩留り
が良く、信頼性の高い半導体記憶装置がｒ）られるとい
う効宅がある。
、即ち単位記憶素子Ｑ。＋、Ｑ＋＋を介在した通路で全
てまたは一部に書込み電流が流れ、本末情報が書込まれ
るべき単位記憶素子Ｑ０９．に情報が書込まれながうた
り、書込み不足による不良が発生したりし、書込み歩留
りおよび信頼性を成子させるという問題が生じる。尚、
第６図において、肘、Ｙ線Ｙｏ、Ｙ。 はデジット線、帰線Ｘ。、×１はワード線、Ｑ ｏ ｒ
。 Ｑ＋ｎは未書込みＩ社位記憶素子、Ｑｏｎ、 Ｑ、＋＋
は書込み済みの単位記憶素子である。 本発明の目的は、書込み歩留りが良く、信頼性の高い半
導体記憶装置を提供することにある。 問題点を解決するための手段〕 本発明の半導体記憶装置は、−導電型半導体基板と、こ
の半導体基板上に形成された逆導電型高不純物濃度の埋
込み層と、この埋込み層上に形成された逆導電型低不純
物濃度の牛導体層と、この半導休閑表面に選択的に形成
された単位素子領域外に用の絶縁体層と、単位素子領域
内に形成されたＰＮＰまたはＮＰＮ接合を有する半導体
素子とを含む半導体記憶装置であって、前記絶縁体層が
前記表面から前記埋込み層に少くとも達するように形成
されているものである。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の第１の実施例の断面図である。 第１図において、１はＰ型シリコン基板、２はＮ゛型埋
込み層、３はＮ−型エピタキシャル層、４ａ及び４ｂは
ベース領域、５ａ及び５ｂはエミツタ領域、６は酸化シ
リコンからなる絶縁体層、７はアルミニウム電極である
。 本革１の実施例が第５図に示した従来例と異なる所は、
単位記憶素子Ｑ１．Ｑ２を分離する絶縁体層６がＮ゛型
埋込み層２内に少くとも達筆るように形成されているこ
とである。 このように絶縁体層６をＮ゛型埋込み層２内にまで深く
形成することにより、単位記憶素子Ｑ＋。 Ｑ２のベース領域４ａ及び４ｂに形成される寄生ＰＮＰ
）ランジスタの電流利得を小さくすることができる。 すなわち、寄生ＰＮＰ）−ランジスタのベース領域にあ
たるＮ′型埋込み層２に、単位記憶素子を分離する絶縁
体層６が形成されているため、実質的に、寄生Ｐ Ｎ
Ｐ Ｉ−ランジスタのベース領域の濃度が高くなったこ
とになり、従来の接合破壊型ＰＲＯＭの単位記憶素子間
に働いていた干渉、すなわち、寄生サイリスタによるラ
ッチアップ現象が起ｒ、ず、−：込ノノル留りが良・て
ｆ、１１・ｒｉセの、１″？、い甲導体記恒装置かｑ′
：、 （、れる、。 電）２１￥ｌ （ｒＩ）〜（Ｃ・）は、本発明の第１の
実施Ｒ１ｊ力製造ノＪ法を説明するだめの製造−１４稈
順に示した・１′−導体−１〜・ノブの断面図である。 まず、第２［４（ａ）に示すよつに、ｌ） １ｌｌｊシ
リコ＞１＋！、板１にｊ′！（択的にＮ′型埋込み層２
を形成し、次いで、シリコン基板１の表面にＮ ！〜１
遍エピタキンヤル層３を形成し、更にその表面に、窒化
シリコン膜等からなる酎（酸化性被膜９を形成する。 次に第２１’７１ （１） ）に示すように、耐酸化性
被膜Ｃ）シｊＫ択的に除去した後、Ｎ−型エピタキシャ
ルｔ！６３にｊπ択的に酸化膜を形成した後、こび）酸
化膜をエツチングし講１０を形成する。尚、酸化膜を形
成しないで、ドライエツチング法又は、ウニ・・１１〜
工・ソチング法により、直接講１０を形成してもよい。 次に第２図（Ｃ）に示すように満１０の選択酸化を行な
い酸化１１ツ）かＮ″型Ｉｌｌ込ノＩ Ｘ（２にｆ・ψ
大するように１■ヨ成し絶ｔイ体１（りＣ）を形成する
ン欠にＰ゛型ベース征ｊ域４ 、 Ｎ Ｊ Ｉ Ｑ＋２
エミッタｆ伯Ｊ或５、及びアルミニウム電極７を形成し
第１１ｆｆｉに示した半導体記憶装置を完成させる。 第３ＵＡは本発明の第２の実施例の断面ＩＡである。 この第２の実施例に於ては、酸化膜】２と多結晶シリコ
ン膜１３とから形成される絶縁体層６の幅が深さ方向に
同一に形成されている。ｔ；ｅって、第１図に示した第
１の実施例に比べて絶縁体層６の幅を狭くできる２、％
、半導体記憶装置の集積度を向」ニさせることができる
。 第４図（ａ）、（１））は上記第２の実施例の製造方法
を説明する為の製造工程順に示した半導体チップの断面
図である。 まず、第２図（ａ＞に示したと同様に、Ｐ型シリコン基
板１」二にＮ″型埋込み層２、Ｎ−型エピタキシャル層
３及び耐酸化性被膜９を形成した後、第７１図（ａ）に
示すように、耐酸化性被膜９を選択的に除去する。続い
てドライエ・ソチング法又はウェットエツチング法によ
りＮ゛型埋込み層２に達する湯を形成した後、満１１の
内部を酸化し酸化！ｌＧ’、 １２を形成する。 ；り：に、第・１図（ｂ）に示すように、Ｓ ａ、４晶
シリコン１３．で講１１を充填し、その表面を酸化して
絶縁体層６を形成する。 次に、Ｐ４型ベース領域４、Ｎ ４４型エミツタ領域５
、及びアルミニウム′：ｒＬ％７を形成することにより
、第３図に示した半導体記憶装置が完成する。 ｒ発明の効果〕 以上説明したように本発明は、単位記憶素子を分間する
絶縁体層が少くとも埋込みＭ中にまで形成されているた
め、単位記憶素子間に形成される寄生Ｐ Ｎ ｒ） ）
ランジスタのベース濃度が高くなり、その電流利得が低
下してラッチアップ現象が起らないため、書込み歩留り
が良く、信頼性の高い半導体記憶装置がｒ）られるとい
う効宅がある。
第１図は、本発明の第１の実施例の断面図、第２図（ａ
）〜（ｃ）は本発明の第１の実施例の製造方法を説明す
るための工程順に示した半導体チ・ツブの断面図、第３
図は本発明の第２の実施例の断面図、第４図（ａ）、（
ｈ）は本発明の第２の実施例のＶＪ造方法を説明するた
めの工程順に示した半導体チップの断面図、第５図は従
来の半導体記憶装置の断面図、第６図は従来の半導体記
憶装置の書込み動作を説明するための回路図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ’ｌ１７埋込み
層、３・・・Ｎ°型エピタキシャル肋、４ａ、４ｂ・・
・Ｐ４型ベース領域、５ａ、５ｂ・・・Ｎ’″型エミ・
ツタ領域、６・・・絶縁体層、７・・・アルミニウム電
極、９・・・ｉ［ｉｔ耐酸化性被膜１０．１１・・ｉＭ
、１２・・・酸化膜、５１゜５２ ・・・電流通路、Ｑ
＋ 、Ｑ２− Ｑｎ＋、Ｑ＋ｒ＋−未書込みｍ位記憶素
子、Ｑｏｎ、Ｑ＋＋・・・書込み済み単位記悼累子。 第３図 第 ５ 図 冷 η 扇４図
）〜（ｃ）は本発明の第１の実施例の製造方法を説明す
るための工程順に示した半導体チ・ツブの断面図、第３
図は本発明の第２の実施例の断面図、第４図（ａ）、（
ｈ）は本発明の第２の実施例のＶＪ造方法を説明するた
めの工程順に示した半導体チップの断面図、第５図は従
来の半導体記憶装置の断面図、第６図は従来の半導体記
憶装置の書込み動作を説明するための回路図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ’ｌ１７埋込み
層、３・・・Ｎ°型エピタキシャル肋、４ａ、４ｂ・・
・Ｐ４型ベース領域、５ａ、５ｂ・・・Ｎ’″型エミ・
ツタ領域、６・・・絶縁体層、７・・・アルミニウム電
極、９・・・ｉ［ｉｔ耐酸化性被膜１０．１１・・ｉＭ
、１２・・・酸化膜、５１゜５２ ・・・電流通路、Ｑ
＋ 、Ｑ２− Ｑｎ＋、Ｑ＋ｒ＋−未書込みｍ位記憶素
子、Ｑｏｎ、Ｑ＋＋・・・書込み済み単位記悼累子。 第３図 第 ５ 図 冷 η 扇４図
Claims (1)
- 一導電型半導体基板と、該半導体基板上に形成された逆
導電型高不純物濃度の埋込み層と、該埋込み層上に形成
された逆導電型の低不純物濃度の半導体層と、該半導体
層の表面に選択的に形成された単位素子領域分離用の絶
縁体層と、前記単位素子領域内に形成されたＰＮＰまた
はＮＰＮ接合を有する半導体素子とを含む半導体記憶装
置において、前記絶縁体層が前記表面から前記埋込み層
に少くとも達するように形成されていることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266410A JPS62125663A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266410A JPS62125663A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125663A true JPS62125663A (ja) | 1987-06-06 |
Family
ID=17430545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266410A Pending JPS62125663A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660662U (ja) * | 1993-01-26 | 1994-08-23 | 株式会社横井製作所 | 連結送水管 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521113A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Junction break-down type programmable read-only memory semiconductor device |
| JPS5825260A (ja) * | 1981-08-08 | 1983-02-15 | Fujitsu Ltd | 接合短絡型プログラマブルリ−ドオンリメモリ |
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59119848A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-11-26 JP JP60266410A patent/JPS62125663A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521113A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Junction break-down type programmable read-only memory semiconductor device |
| JPS5825260A (ja) * | 1981-08-08 | 1983-02-15 | Fujitsu Ltd | 接合短絡型プログラマブルリ−ドオンリメモリ |
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59119848A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660662U (ja) * | 1993-01-26 | 1994-08-23 | 株式会社横井製作所 | 連結送水管 |
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