JPH01235374A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01235374A JPH01235374A JP8862185A JP6218588A JPH01235374A JP H01235374 A JPH01235374 A JP H01235374A JP 8862185 A JP8862185 A JP 8862185A JP 6218588 A JP6218588 A JP 6218588A JP H01235374 A JPH01235374 A JP H01235374A
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- Japan
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- layer
- polycrystalline silicon
- cell
- insulating film
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、絶縁膜破壊型のＦ ＲＯＭに関し、破壊電圧
を低くすることを課魂とし、 一導電型の半導体基板表面と、該基板表面上に形成され
開口部を有する第１の絶縁層と、該開口部により露出さ
れる該基板表面上に形成され、該第１の絶縁膜より薄い
第２の絶縁層と、該第２の絶縁層上に直接形成された多
結晶シリコン層と、該多結晶シリコン層上に形成された
金属層とを有し、該一導電型の半導体基板表面と該金属
層との間に所定の電圧を印加し、選択的に該ｉ＠２の絶
縁膜が破壊されて短絡されることを特徴とする。
を低くすることを課魂とし、 一導電型の半導体基板表面と、該基板表面上に形成され
開口部を有する第１の絶縁層と、該開口部により露出さ
れる該基板表面上に形成され、該第１の絶縁膜より薄い
第２の絶縁層と、該第２の絶縁層上に直接形成された多
結晶シリコン層と、該多結晶シリコン層上に形成された
金属層とを有し、該一導電型の半導体基板表面と該金属
層との間に所定の電圧を印加し、選択的に該ｉ＠２の絶
縁膜が破壊されて短絡されることを特徴とする。
本発明は絶縁膜を破壊する事によって情報の書き込みを
行なうＢ Ｉ Ｃ（Ｂｒｅａｋｄｏｗｎ ｏｆ Ｉｎ５
ｕｌａｔｏｒｆｏｒ Ｃｎｄｕｃｔｉｏｎ ）構造のＦ
ＲＯＭの構造に関する。
行なうＢ Ｉ Ｃ（Ｂｒｅａｋｄｏｗｎ ｏｆ Ｉｎ５
ｕｌａｔｏｒｆｏｒ Ｃｎｄｕｃｔｉｏｎ ）構造のＦ
ＲＯＭの構造に関する。
一般に、ＦＲＯＭセルの書き込み電圧（破壊電圧）は同
時に用いる周辺素子の耐圧システムの簡易化等の要求か
ら、当然低電圧化が望まれる。
時に用いる周辺素子の耐圧システムの簡易化等の要求か
ら、当然低電圧化が望まれる。
第４図は従来の１３ＩＣ構造のＰＩ（０Ｍセルの〜ｉ而
である。１はＮ型基板の表面、３はＰ副領域、５はＳｉ
ｎ、等の絶縁膜、７は５ｉｓＮｉｐＡ、９はｌｌｋ／層
である。
である。１はＮ型基板の表面、３はＰ副領域、５はＳｉ
ｎ、等の絶縁膜、７は５ｉｓＮｉｐＡ、９はｌｌｋ／層
である。
この構造のＦＲＯＭセルの書き込み電圧は、絶縁膜７の
膜厚によって決まる。従って低電圧化のためには、当然
絶縁膜７のＩ＃脱化が必要となる。
膜厚によって決まる。従って低電圧化のためには、当然
絶縁膜７のＩ＃脱化が必要となる。
〔発明が解決しようとする１ｔｓ）
ところが、絶縁膜の薄膜化はプロセスの不安定性バラツ
キを１ねく一方で、書き込み電、圧を低下させないと、
周辺素子の高耐圧化により、チップ面積の増大９歩留低
下という問題が生じていた。
キを１ねく一方で、書き込み電、圧を低下させないと、
周辺素子の高耐圧化により、チップ面積の増大９歩留低
下という問題が生じていた。
本発明は、絶縁膜の薄膜化なしに、書き込み電圧の低下
を行なうことを目的とする。
を行なうことを目的とする。
第１ｐは、本発明のセルの断面図である。図中５は第１
の絶縁Ｊ−１７は第２の絶縁１−１８は多結晶／リコン
ｊ−１９はＡｌの導電層である。図の右側の）ｊ′＄ぶ
がセル構スＬであり、図の左側にパイボーラド−ｊンジ
スタが同時形成され一〇いる。
の絶縁Ｊ−１７は第２の絶縁１−１８は多結晶／リコン
ｊ−１９はＡｌの導電層である。図の右側の）ｊ′＄ぶ
がセル構スＬであり、図の左側にパイボーラド−ｊンジ
スタが同時形成され一〇いる。
本発明は、第１図の如く、ｖＬ壊嘔れる第２の絶縁ｊ・
ｊ７上に多結晶シリコン１１８等の半導体層を追加する
ことにより、第２の絶縁膜７の破壊電圧（誉込み電圧）
を低Ｆさせることができる。
ｊ７上に多結晶シリコン１１８等の半導体層を追加する
ことにより、第２の絶縁膜７の破壊電圧（誉込み電圧）
を低Ｆさせることができる。
その理由は明らかではないが、発明者の７丁なった実験
によると、第２図のセルの電圧電流！特性に示される様
に、従来のポリシリコン層を設けない場合は、Ａの如く
絶縁膜（１００ＡのＳｉＮ腺）が破壊して大電流が流れ
る電圧は約１１８Ｖであノたのに対し、不発φｊの・ｊ
Ｚす／リコン層を設けた場合は、Ｂの如く、約９，０■
に低下した。
によると、第２図のセルの電圧電流！特性に示される様
に、従来のポリシリコン層を設けない場合は、Ａの如く
絶縁膜（１００ＡのＳｉＮ腺）が破壊して大電流が流れ
る電圧は約１１８Ｖであノたのに対し、不発φｊの・ｊ
Ｚす／リコン層を設けた場合は、Ｂの如く、約９，０■
に低下した。
第１図には、本発明の実施例の１７ｉｉｆ＋囚を示すが
、図の右側がセル構造で、右側が同時に形成さ！［るバ
イポーラトランジスタ構造である。この構造ｅま第３図
の（Ａ）〜（Ｄ）に従って以下の如く形成される。第３
図（Ａ）＃照 まずＰ型の半導体基板１０上にＮ型エビタキンヤル層１
ｔ−形成する。この時、それらの間に高濃度Ｎ型埋込領
域２を通常のプロセスで形成する。
、図の右側がセル構造で、右側が同時に形成さ！［るバ
イポーラトランジスタ構造である。この構造ｅま第３図
の（Ａ）〜（Ｄ）に従って以下の如く形成される。第３
図（Ａ）＃照 まずＰ型の半導体基板１０上にＮ型エビタキンヤル層１
ｔ−形成する。この時、それらの間に高濃度Ｎ型埋込領
域２を通常のプロセスで形成する。
そして、Ｎ型エピタキシャル層１の表面に選択的にＰ副
領域を形成し、バイポーラトランジスタ側２０において
はＰ型ベース領域１３、セル倶】２２においてはＰ型領
域３を形成する。また別のプロセスにより高濃度のコレ
クタコンタクト領域１１を形成する。そして通常の方法
によυ数１０ｔ）ＯＡの第１の絶縁膜としてシリコン酸
化膜５を形成する。第３図（Ｂ）参照 次に、シリコン酸化膜５に開口部１２を図にボす如く形
成する。（第３図（Ｃ）診照 次に、全面に１００八程度の／リコン窒化１１Ｑ７を形
成し酸化雰囲気にさらした後、周知のエツチングプロセ
ス艮よりセル２２の開口部１２にのみ／リコン窒化膜７
を残す。
領域を形成し、バイポーラトランジスタ側２０において
はＰ型ベース領域１３、セル倶】２２においてはＰ型領
域３を形成する。また別のプロセスにより高濃度のコレ
クタコンタクト領域１１を形成する。そして通常の方法
によυ数１０ｔ）ＯＡの第１の絶縁膜としてシリコン酸
化膜５を形成する。第３図（Ｂ）参照 次に、シリコン酸化膜５に開口部１２を図にボす如く形
成する。（第３図（Ｃ）診照 次に、全面に１００八程度の／リコン窒化１１Ｑ７を形
成し酸化雰囲気にさらした後、周知のエツチングプロセ
ス艮よりセル２２の開口部１２にのみ／リコン窒化膜７
を残す。
第３図（Ｄ）参照
次に、５００八程度のノンドープの多結晶シリコン層８
を全面に形成−Ｉる。形成方法は周知のプロセスによる
。そし′Ｃ、エミッタ領域に対応する開ｔ」部１２を介
して、Ａｓイオンを注入り、、Ｎ型エミッタ領域１５を
形成する。
を全面に形成−Ｉる。形成方法は周知のプロセスによる
。そし′Ｃ、エミッタ領域に対応する開ｔ」部１２を介
して、Ａｓイオンを注入り、、Ｎ型エミッタ領域１５を
形成する。
第１図参照
その後、Ａ１等の金属層９を全面に形成し、周知のエツ
チング方法により、金属Ｊ−９と多結晶シリコン層８を
バターニングスル。
チング方法により、金属Ｊ−９と多結晶シリコン層８を
バターニングスル。
第１図にボした構７，５は、例えばノ□側のトランジス
タが例えばワード線１ｉトランジスタで、そのコレクタ
領域１１につながる埋込み領域２がワード線であり、そ
のワード線と、第２の絶縁層部のセルとはＰＮダイオー
ド（３，１）を介（７て接続されていることを示してい
る。セして入ｌ Ｉｎ ９は図示しないビット線に接続
されでいる。
タが例えばワード線１ｉトランジスタで、そのコレクタ
領域１１につながる埋込み領域２がワード線であり、そ
のワード線と、第２の絶縁層部のセルとはＰＮダイオー
ド（３，１）を介（７て接続されていることを示してい
る。セして入ｌ Ｉｎ ９は図示しないビット線に接続
されでいる。
以上の通り、本発明によれば、セルの破壊用絶縁膜をあ
る程度の膜厚にしたまま、書込み電圧を低下することが
できる。しかも、その丸めに必要な多結晶シリコン層の
形成は、従来バイポーラトランジスタの電極構成に使用
していた多結晶シリコンプロセスを利用すればよく好都
合である。
る程度の膜厚にしたまま、書込み電圧を低下することが
できる。しかも、その丸めに必要な多結晶シリコン層の
形成は、従来バイポーラトランジスタの電極構成に使用
していた多結晶シリコンプロセスを利用すればよく好都
合である。
第１図は本発明のセル断面図、
第２図は本発明と従来例のセルの電圧電流特性図、
第３図は本発明の一実施例のプロセス断面図、第４図は
従来のセルの断面図である。 図中、 ３ ・・・・Ｐ型半導体基板表面、 ５・・・・・第１の絶縁層（ＳｉＤ＊）、７ ・・・・
第２の絶縁層（ＳｉＮ）、８ ・・・多結晶シリコン層 ９・・・・金属層 本ノド明のセル獣［面１ ％ ｌ 把 セフし”ｔＦｉｔＪＬ’ｊＷ＋Ｆ＊ 第２目 本発明カー賞施栖ｒ間１目 ｔ ３ 児 Ｎ 〜ｌ 抜糸のセンソの前面℃ 算４ 必
従来のセルの断面図である。 図中、 ３ ・・・・Ｐ型半導体基板表面、 ５・・・・・第１の絶縁層（ＳｉＤ＊）、７ ・・・・
第２の絶縁層（ＳｉＮ）、８ ・・・多結晶シリコン層 ９・・・・金属層 本ノド明のセル獣［面１ ％ ｌ 把 セフし”ｔＦｉｔＪＬ’ｊＷ＋Ｆ＊ 第２目 本発明カー賞施栖ｒ間１目 ｔ ３ 児 Ｎ 〜ｌ 抜糸のセンソの前面℃ 算４ 必
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板表面と、 該基板表面上に形成され開口部を有する第１の絶縁層と
、 該開口部により露出される該基板表面上に形成され、該
第１の絶縁層より薄い第２の絶縁層と、該第２の絶縁層
上に直接形成された多結晶シリコン層と、 該多結晶シリコン層上に形成された金属層とを有し、 該一導電型の半導体基板表面と該金属層との間に所定の
電圧を印加し、選択的に該第２の絶縁膜が破壊されて短
絡されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8862185A JPH01235374A (ja) | 1988-03-16 | 1988-03-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8862185A JPH01235374A (ja) | 1988-03-16 | 1988-03-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235374A true JPH01235374A (ja) | 1989-09-20 |
Family
ID=13192822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8862185A Pending JPH01235374A (ja) | 1988-03-16 | 1988-03-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229552A1 (en) * | 2001-02-02 | 2002-08-07 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
-
1988
- 1988-03-16 JP JP8862185A patent/JPH01235374A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229552A1 (en) * | 2001-02-02 | 2002-08-07 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
| US6583490B2 (en) | 2001-02-02 | 2003-06-24 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
| US6800527B2 (en) | 2001-02-02 | 2004-10-05 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
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