JP2876742B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2876742B2 JP2876742B2 JP2208961A JP20896190A JP2876742B2 JP 2876742 B2 JP2876742 B2 JP 2876742B2 JP 2208961 A JP2208961 A JP 2208961A JP 20896190 A JP20896190 A JP 20896190A JP 2876742 B2 JP2876742 B2 JP 2876742B2
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- insulating film
- opening
- conductor layer
- layer
- polycrystalline silicon
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造の改良に関する。
半導体装置特に読み出し専用メモリーについては従来
第２図（ａ）に示すように１つのセルについて１つのト
ランジスタにより構成されこのトランジスタのしきい値
電圧をイオン注入法により変えることによりROMデータ
を書き込んでいた。第２図（ｂ）はこの断面図であり、
201は半導体基板、202はゲート膜、203はゲート電極、2
04は濃度の高い拡散層、205はLDD構造の濃度の低い拡散
層、206はLDD構造のサイドウォール絶縁膜、207は層間
絶縁膜、208はAL配線である。ここでROMデーター書き込
みは層間絶縁膜207の形成前又は形成後にイオン注入に
より不純物層209を形成し、しきい値電圧を変えること
により行っていた。また第２図（ｃ）は平面図でありａ
が一セルの単位部分で、210は素子分離領である。
第２図（ａ）に示すように１つのセルについて１つのト
ランジスタにより構成されこのトランジスタのしきい値
電圧をイオン注入法により変えることによりROMデータ
を書き込んでいた。第２図（ｂ）はこの断面図であり、
201は半導体基板、202はゲート膜、203はゲート電極、2
04は濃度の高い拡散層、205はLDD構造の濃度の低い拡散
層、206はLDD構造のサイドウォール絶縁膜、207は層間
絶縁膜、208はAL配線である。ここでROMデーター書き込
みは層間絶縁膜207の形成前又は形成後にイオン注入に
より不純物層209を形成し、しきい値電圧を変えること
により行っていた。また第２図（ｃ）は平面図でありａ
が一セルの単位部分で、210は素子分離領である。
微細化高集積化が進む中で、１つのセルで１つのトラ
ンジスターと共有するものの１つのコンタクト部（第２
図（ｂ）ではゲート電極３とAL208と拡散層204が対応）
が必要となり、あまり縮小化できないという問題点と、
またトランジスター自体のオン抵抗が下げられないため
高速化ができないという問題点とが顕在化して来た。
ンジスターと共有するものの１つのコンタクト部（第２
図（ｂ）ではゲート電極３とAL208と拡散層204が対応）
が必要となり、あまり縮小化できないという問題点と、
またトランジスター自体のオン抵抗が下げられないため
高速化ができないという問題点とが顕在化して来た。
本発明はかかる課題を解決し、縮小化と高速化が実現
できる構造を提供することにある。
できる構造を提供することにある。
本発明の半導体装置は、半導体基板上に設置された第
１の絶縁膜、前記第１の絶縁膜上に設置された第１導電
型の不純物を含む第１の導体層、前記第１の導体層上に
設置され、かつ前記第１の導体層上の所定部分に複数個
設置される第１の開口部を有する第２の絶縁膜、前記第
１の開口部で前記第１の導体層に直接接続された前記第
１導電型の不純物を含む多結晶シリコンからなる第２の
導体層、前記第２の導体層上に設置され、かつ前記第１
の開口部のうち所定の前記第１の開口部の上方に第２の
開口部を有する第３の絶縁膜、前記第２の開口部内で前
記第２の導体層上に設置された高融点金属シリサイドか
ら構成されるショットキーダイオードと、前記ショット
キーダイオード上に設置されたAlを主成分とする第３の
導体層と、からなることを特徴とする。
１の絶縁膜、前記第１の絶縁膜上に設置された第１導電
型の不純物を含む第１の導体層、前記第１の導体層上に
設置され、かつ前記第１の導体層上の所定部分に複数個
設置される第１の開口部を有する第２の絶縁膜、前記第
１の開口部で前記第１の導体層に直接接続された前記第
１導電型の不純物を含む多結晶シリコンからなる第２の
導体層、前記第２の導体層上に設置され、かつ前記第１
の開口部のうち所定の前記第１の開口部の上方に第２の
開口部を有する第３の絶縁膜、前記第２の開口部内で前
記第２の導体層上に設置された高融点金属シリサイドか
ら構成されるショットキーダイオードと、前記ショット
キーダイオード上に設置されたAlを主成分とする第３の
導体層と、からなることを特徴とする。
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例を
示す半導体装置の回路方式および構造を示す平面図およ
び断面図である。
示す半導体装置の回路方式および構造を示す平面図およ
び断面図である。
第１図（ｂ）、（ｃ）に於いて、101は半導体基板、1
02は素子分離絶縁膜、103はゲート電極と同一材質によ
り形成され第１導電型の不純物を含む導体層たとえばＮ
型不純物を含む多結晶シリコン又はこの表面に高融点金
属シリサイドが形成されているいわゆるポリサイド、10
4は第１の層間絶縁膜、105は第１の開口部、106は第一
導電型つまりＮ型不純物を含む多結晶シリコン層、108
は第二の層間絶縁膜、109は第一の開口部105上に形成さ
れた第２の開口部、107は該第２の開口部109内の該多結
晶シリコン層106上に形成された高融点金属シリサイド
からなるショットキーダイオード、110はAL等の配線層
である。また第一図（ｂ）のＡは一つのセル単位部分で
ある。
02は素子分離絶縁膜、103はゲート電極と同一材質によ
り形成され第１導電型の不純物を含む導体層たとえばＮ
型不純物を含む多結晶シリコン又はこの表面に高融点金
属シリサイドが形成されているいわゆるポリサイド、10
4は第１の層間絶縁膜、105は第１の開口部、106は第一
導電型つまりＮ型不純物を含む多結晶シリコン層、108
は第二の層間絶縁膜、109は第一の開口部105上に形成さ
れた第２の開口部、107は該第２の開口部109内の該多結
晶シリコン層106上に形成された高融点金属シリサイド
からなるショットキーダイオード、110はAL等の配線層
である。また第一図（ｂ）のＡは一つのセル単位部分で
ある。
第１図（ｂ）、（ｃ）からわかるように一つのセル単
位を一つのコンタクト開口部109を基本とし、コンタク
トの開口をするかしないかを加工工程中のマスク上のデ
ーターで作り込む、つまり配線110と導体層103が導通し
ているかどうかを電気的にセンスすることによってデー
ターを判定することにより読み出し専用メモリーとする
方法である。
位を一つのコンタクト開口部109を基本とし、コンタク
トの開口をするかしないかを加工工程中のマスク上のデ
ーターで作り込む、つまり配線110と導体層103が導通し
ているかどうかを電気的にセンスすることによってデー
ターを判定することにより読み出し専用メモリーとする
方法である。
このとき単に導体層103と配線層110とが開口部109で
接続されているだけではマトリクス状に形成されている
セル部に於いてセル間が短絡してしまう。これを避ける
ために開口部下に多結晶シリコン層を設けここの表面に
高融点金属シリサイドからなるショットキーダイオード
107を形成することにより接合を形成し、この整流作用
により回避した。この構造を回路図に示したのが第１図
（ａ）である。また、このとき導体層103と多結晶シリ
コン106との間に絶縁膜104を形成することにより加工性
も良くした。すなわち、導体層103と多結晶シリコン層1
06が全面に接触している場合両者は連続的にエッチング
をせねばならず、またAL等の配線層110と導体層103とを
直接接続したい場合必らず多結晶シリコン層106を介さ
ねばならず接触抵抗等に問題が生じた。一方絶縁膜104
を介することにより、これがエッチングをストップする
ことができ多結晶シリコン層106と導体層103が別々にエ
ッチングすることができかつ導体層103と配線層110を直
接接触することができた。
接続されているだけではマトリクス状に形成されている
セル部に於いてセル間が短絡してしまう。これを避ける
ために開口部下に多結晶シリコン層を設けここの表面に
高融点金属シリサイドからなるショットキーダイオード
107を形成することにより接合を形成し、この整流作用
により回避した。この構造を回路図に示したのが第１図
（ａ）である。また、このとき導体層103と多結晶シリ
コン106との間に絶縁膜104を形成することにより加工性
も良くした。すなわち、導体層103と多結晶シリコン層1
06が全面に接触している場合両者は連続的にエッチング
をせねばならず、またAL等の配線層110と導体層103とを
直接接続したい場合必らず多結晶シリコン層106を介さ
ねばならず接触抵抗等に問題が生じた。一方絶縁膜104
を介することにより、これがエッチングをストップする
ことができ多結晶シリコン層106と導体層103が別々にエ
ッチングすることができかつ導体層103と配線層110を直
接接触することができた。
この方法により第１図（ｂ）のようなメモリセルを実
現することができ縮小化が実現できた。さらにトランジ
スタを介さず、ショットキーダイオードはあるものの導
体層103と配線層110との電気的導通により機能している
ためトランジスタのON抵抗より抵抗が低く高速化が計れ
た。またコンタクトつまり開口部107の有無にてデータ
ーを書き込むため、データーの書き込みから製品完成ま
での時間つまり製造納期も短縮できた。
現することができ縮小化が実現できた。さらにトランジ
スタを介さず、ショットキーダイオードはあるものの導
体層103と配線層110との電気的導通により機能している
ためトランジスタのON抵抗より抵抗が低く高速化が計れ
た。またコンタクトつまり開口部107の有無にてデータ
ーを書き込むため、データーの書き込みから製品完成ま
での時間つまり製造納期も短縮できた。
以上のように本発明によれば従来トランジスタにより
メモリセルを構成していた読み出し専用メモリーのメモ
リーセルを多結晶シリコン上に形成した高融点金属シリ
サイドからなるショットキーダイオードとこのダイオー
ド上に形成したコンタクトによりメモリーセルを構成
し、高集積化、高速化、さらに短納期も計れた。
メモリセルを構成していた読み出し専用メモリーのメモ
リーセルを多結晶シリコン上に形成した高融点金属シリ
サイドからなるショットキーダイオードとこのダイオー
ド上に形成したコンタクトによりメモリーセルを構成
し、高集積化、高速化、さらに短納期も計れた。
第１図（ａ）〜（ｃ）は本発明の説明図で第１図（ａ）
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（ｃ）は従来構造の説明図で第２図
（ａ）は回路図、第２図（ｂ）は平面図、第２図（ｃ）
は断面図。 図中に於いて、 101、201……半導体基板 102、210……素子分離絶縁膜 103、203……Ｎ型不純物を含むゲート電極およびその配
線層 104……第一の層間絶縁膜 105……第一の開口部 106……Ｎ型不純物を含む多結晶シリコン層 107……高融点金属のシリサイドからなるショットキー
ダイオード 108……第２の層間絶縁膜 109……第２の開口部 110、208……AL等の配線層 202……ゲート絶縁膜 204……濃度の高い不純物層 205……濃度の低い不純物層 206……サイドウォール 207……層間絶縁膜 209……データー書き込みのための不純物層 211……コンタクト
は回路図、第１図（ｂ）は平面図、第１図（ｃ）は断面
図。 第２図（ａ）〜（ｃ）は従来構造の説明図で第２図
（ａ）は回路図、第２図（ｂ）は平面図、第２図（ｃ）
は断面図。 図中に於いて、 101、201……半導体基板 102、210……素子分離絶縁膜 103、203……Ｎ型不純物を含むゲート電極およびその配
線層 104……第一の層間絶縁膜 105……第一の開口部 106……Ｎ型不純物を含む多結晶シリコン層 107……高融点金属のシリサイドからなるショットキー
ダイオード 108……第２の層間絶縁膜 109……第２の開口部 110、208……AL等の配線層 202……ゲート絶縁膜 204……濃度の高い不純物層 205……濃度の低い不純物層 206……サイドウォール 207……層間絶縁膜 209……データー書き込みのための不純物層 211……コンタクト
Claims (1)
- 【請求項１】半導体基板上に設置された第１の絶縁膜、 前記第１の絶縁膜上に設置された第１導電型の不純物を
含む第１の導体層、 前記第１の導体層上に設置され、かつ前記第１の導体層
上の所定部分に複数個設置される第１の開口部を有する
第２の絶縁膜、 前記第１の開口部で前記第１の導体層に直接接続された
前記第１導電型の不純物を含む多結晶シリコンからなる
第２の導体層、 前記第２の導体層上に設置され、かつ前記第１の開口部
のうち所定の前記第１の開口部の上方に第２の開口部を
有する第３の絶縁膜、 前記第２の開口部内で前記第２の導体層上に設置された
高融点金属シリサイドから構成されるショットキーダイ
オードと、 前記ショットキーダイオード上に設置されたAlを主成分
とする第３の導体層と、 からなることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208961A JP2876742B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (ko) | 1990-04-24 | 1991-04-24 | 개선된 prom 및 rom 메모리 셀 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2208961A JP2876742B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499370A JPH0499370A (ja) | 1992-03-31 |
| JP2876742B2 true JP2876742B2 (ja) | 1999-03-31 |
Family
ID=16565023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2208961A Expired - Fee Related JP2876742B2 (ja) | 1990-04-24 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876742B2 (ja) |
-
1990
- 1990-08-07 JP JP2208961A patent/JP2876742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0499370A (ja) | 1992-03-31 |
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Legal Events
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|---|---|---|---|
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