JPH07201996A - ドープ領域に対する接触孔の形成方法 - Google Patents
ドープ領域に対する接触孔の形成方法Info
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- JPH07201996A JPH07201996A JP6293950A JP29395094A JPH07201996A JP H07201996 A JPH07201996 A JP H07201996A JP 6293950 A JP6293950 A JP 6293950A JP 29395094 A JP29395094 A JP 29395094A JP H07201996 A JPH07201996 A JP H07201996A
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Abstract
(57)【要約】
【目的】 セルフィールド内のｐチャネルＭＯＳＦＥＴ
を有するＤＲＡＭに所要面積を削減されたビット線接触
部を形成するのに適しており、特にいわゆるＢＯＳＳ法
と組み合わせると有利である、ドープされた領域に対し
て接触孔を形成する方法を提供する。 【構成】 基板１０内の第１の導電形の第１のドープ領
域２ａが、少なくとも基板１０の表面で分離範囲１２、
１３により画成されるように形成し、少なくともこの第
１ドープ領域２ａは開けておき、第２の導電形の第２の
ドープ領域ｂは覆うように拡散障壁層３を形成し、ドー
プされていないシリコン層４を全面的に析出し、シリコ
ン層４内に接触孔用の領域と確実にオーバーラップする
ドープ領域４ｃを選択的に形成し、シリコン層４のドー
プされていない部分をドープされた領域４ｃに対して選
択的に除去し、異方性エッチングにより分離層６内のシ
リコン層４のドープ領域４ｃに対して選択的に接触孔を
開ける。
を有するＤＲＡＭに所要面積を削減されたビット線接触
部を形成するのに適しており、特にいわゆるＢＯＳＳ法
と組み合わせると有利である、ドープされた領域に対し
て接触孔を形成する方法を提供する。 【構成】 基板１０内の第１の導電形の第１のドープ領
域２ａが、少なくとも基板１０の表面で分離範囲１２、
１３により画成されるように形成し、少なくともこの第
１ドープ領域２ａは開けておき、第２の導電形の第２の
ドープ領域ｂは覆うように拡散障壁層３を形成し、ドー
プされていないシリコン層４を全面的に析出し、シリコ
ン層４内に接触孔用の領域と確実にオーバーラップする
ドープ領域４ｃを選択的に形成し、シリコン層４のドー
プされていない部分をドープされた領域４ｃに対して選
択的に除去し、異方性エッチングにより分離層６内のシ
リコン層４のドープ領域４ｃに対して選択的に接触孔を
開ける。
Description
【０００１】
【産業上の利用分野】本発明は基板内のドープされた領
域に対して接触孔を形成する方法に関する。
域に対して接触孔を形成する方法に関する。
【０００２】
【従来の技術】マイクロエレクトロニクス分野において
は所要面積の削減及びプロセスの信頼度を高めるために
しばしばいわゆる自己整合された接触部が使用される。
自己整合された接触部は、たとえ接触部を形成するため
に通常使用されるマスク層（例えばフォトレジスト）内
の開口が比較的大きく、他の導電性領域、例えばトラン
ジスタのゲートの上にオーバーラップしていても、電気
的接触部が回路の限定された導電性領域、例えばトラン
ジスタのソース領域に対してだけに形成されることによ
って極めて優れている。このことは、マスク層内の開口
の正確な大きさ及び位置に関係なく接触化されていない
領域に対して如何なる短絡も形成しないという利点をも
たらす。このことは第１にプロセスの信頼度を明らかに
高める。第２に回路の設計に際して他の場合には接触部
と接触化されない導電性領域との間に備えられる安全間
隔を省略することが可能となり、従って所要面積の削減
が達成される。
は所要面積の削減及びプロセスの信頼度を高めるために
しばしばいわゆる自己整合された接触部が使用される。
自己整合された接触部は、たとえ接触部を形成するため
に通常使用されるマスク層（例えばフォトレジスト）内
の開口が比較的大きく、他の導電性領域、例えばトラン
ジスタのゲートの上にオーバーラップしていても、電気
的接触部が回路の限定された導電性領域、例えばトラン
ジスタのソース領域に対してだけに形成されることによ
って極めて優れている。このことは、マスク層内の開口
の正確な大きさ及び位置に関係なく接触化されていない
領域に対して如何なる短絡も形成しないという利点をも
たらす。このことは第１にプロセスの信頼度を明らかに
高める。第２に回路の設計に際して他の場合には接触部
と接触化されない導電性領域との間に備えられる安全間
隔を省略することが可能となり、従って所要面積の削減
が達成される。
【０００３】このことはメモリセル、例えばＤＲＡＭに
おいて、通常必要な安全間隔がセルラスタの重要な部分
を構成し、他方この種の製品の場合チップ面が決定的な
経済上の要素であるため特に重要である。ＤＲＡＭにお
いては自己整合された接触部は有利にはビット線接触
部、即メモリセルのＭＯＳトランジスタのソース／ドレ
イン領域にビット線を接続する場合に使用される。これ
まで自己整合された接触部の製造には次に記載する方法
が知られており、その際第１工程として常にゲートはゲ
ートとともに構造化された誘電層によって上方に対して
またいわゆるスペーサによって側方に対して絶縁されて
いる。
おいて、通常必要な安全間隔がセルラスタの重要な部分
を構成し、他方この種の製品の場合チップ面が決定的な
経済上の要素であるため特に重要である。ＤＲＡＭにお
いては自己整合された接触部は有利にはビット線接触
部、即メモリセルのＭＯＳトランジスタのソース／ドレ
イン領域にビット線を接続する場合に使用される。これ
まで自己整合された接触部の製造には次に記載する方法
が知られており、その際第１工程として常にゲートはゲ
ートとともに構造化された誘電層によって上方に対して
またいわゆるスペーサによって側方に対して絶縁されて
いる。
【０００４】即ち厚い絶縁性及び平坦化酸化物を析出す
る前に薄い窒化ケイ素層が組み込まれる。接触部はフッ
化水素酸溶液で湿式エッチングされ、その際窒化物層は
エッチングストップの役目をする。次いで薄い窒化物層
がエッチングされるが、このエッチング時間は極めて短
くすることができるため、ゲートは封入された状態を保
つ。更に活性領域の外側に存在するフィールド酸化物も
必要以上に切除されることはなく、従って接触部はフィ
ールド酸化物の縁上でも自己整合的に形成可能である。
この方法の欠点は接触部を等方性湿式エッチングでエッ
チングすることであり、このエッチングは比較的小さな
サイズの構造物の場合には適用できなくなる。
る前に薄い窒化ケイ素層が組み込まれる。接触部はフッ
化水素酸溶液で湿式エッチングされ、その際窒化物層は
エッチングストップの役目をする。次いで薄い窒化物層
がエッチングされるが、このエッチング時間は極めて短
くすることができるため、ゲートは封入された状態を保
つ。更に活性領域の外側に存在するフィールド酸化物も
必要以上に切除されることはなく、従って接触部はフィ
ールド酸化物の縁上でも自己整合的に形成可能である。
この方法の欠点は接触部を等方性湿式エッチングでエッ
チングすることであり、このエッチングは比較的小さな
サイズの構造物の場合には適用できなくなる。
【０００５】この場合、ポリシリコンを腐食することの
少ない異方性乾式酸化物エッチングが知られていること
から、エッチングストップ層としてポリシリコン層を使
用してもよい。もちろんこのポリシリコン層は接触部の
形成中又は形成後に除去され、誘電体に変換されるか絶
縁されなければならない。それというのも連続したポリ
シリコン層が接触部間に漏洩電流路を形成することにな
るからである。ポリシリコン層を転換又は絶縁するため
の種々の方法が公知である。これらの全ての方法の欠点
の１つは煩雑で、失敗し易い処理工程である。
少ない異方性乾式酸化物エッチングが知られていること
から、エッチングストップ層としてポリシリコン層を使
用してもよい。もちろんこのポリシリコン層は接触部の
形成中又は形成後に除去され、誘電体に変換されるか絶
縁されなければならない。それというのも連続したポリ
シリコン層が接触部間に漏洩電流路を形成することにな
るからである。ポリシリコン層を転換又は絶縁するため
の種々の方法が公知である。これらの全ての方法の欠点
の１つは煩雑で、失敗し易い処理工程である。
【０００６】更にこれらの全ての方法の別の欠点は、基
板内の導電性領域に対する接触部をもう１つの他の処理
工程で、従ってもう１つの他のマスク面でゲートに対し
て形成しなければならないことにある。このことは次の
金属化面内での処理工程を処理工程によっては煩雑なも
のとし、付加的な危険性（既に開けられている接触孔内
のレジスト汚染、相異なる２つの接触部形の調整エラ
ー）をもたらす。
板内の導電性領域に対する接触部をもう１つの他の処理
工程で、従ってもう１つの他のマスク面でゲートに対し
て形成しなければならないことにある。このことは次の
金属化面内での処理工程を処理工程によっては煩雑なも
のとし、付加的な危険性（既に開けられている接触孔内
のレジスト汚染、相異なる２つの接触部形の調整エラ
ー）をもたらす。
【０００７】
【発明が解決しようとする課題】本発明は、第１の導電
形及び第２の導電形のドープ領域を有するウェハにおい
て一方の導電形のドープ領域に対して接触孔を形成する
ための改良された方法を提供することを課題とする。
形及び第２の導電形のドープ領域を有するウェハにおい
て一方の導電形のドープ領域に対して接触孔を形成する
ための改良された方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】この課題は本発明によ
り、第１及び第２の導電形のドープ領域を有する半導体
ウェハにおいて第１の導電形の第１のドープ領域に対し
て接触孔を形成するため、基板内の第１のドープ領域を
少なくとも基板の表面で分離範囲により画成されるよう
に形成し、少なくともこの第１のドープ領域は開けてお
き、第２の導電形の第２のドープ領域は覆うように拡散
障壁層を形成し、ドープされていないシリコン層を全面
的に析出し、シリコン層内に接触孔用の領域と確実にオ
ーバーラップするドープ領域を選択的に注入により形成
し、ドープされていないシリコン層の部分をドープ領域
に対して選択的に除去し、分離層を全面的に形成し、異
方性エッチングにより分離層内のシリコン層のドープ領
域に対して選択的に接触孔を開けることにより解決され
る。
り、第１及び第２の導電形のドープ領域を有する半導体
ウェハにおいて第１の導電形の第１のドープ領域に対し
て接触孔を形成するため、基板内の第１のドープ領域を
少なくとも基板の表面で分離範囲により画成されるよう
に形成し、少なくともこの第１のドープ領域は開けてお
き、第２の導電形の第２のドープ領域は覆うように拡散
障壁層を形成し、ドープされていないシリコン層を全面
的に析出し、シリコン層内に接触孔用の領域と確実にオ
ーバーラップするドープ領域を選択的に注入により形成
し、ドープされていないシリコン層の部分をドープ領域
に対して選択的に除去し、分離層を全面的に形成し、異
方性エッチングにより分離層内のシリコン層のドープ領
域に対して選択的に接触孔を開けることにより解決され
る。
【０００９】本発明方法ではドープされていないシリコ
ンをドープされたシリコンに対して選択的に除去できる
ことを利用する。例えば多結晶のドープされていないシ
リコン層はイオン注入によりマスクの使用下に選択的に
後に接触部となる領域内でドープされる。少なくとも第
１のドープ領域を開けておき異なる導電形の第２のドー
プ領域を覆う拡散障壁層はシリコン層の下に配設され、
ドーパントが例えば反対の導電形にドープされた基板領
域からなる他の箇所において、特に以後の熱処理の際に
シリコン層内に不所望に拡散するのを阻止する。次いで
シリコン層のドープされていない部分がドープ領域に対
して選択的に除去される。分離層が全面的に施され、そ
こに接触孔が異方性エッチングによりシリコン層内のド
ープ領域に対して選択的に開けられる。その際このシリ
コン層内のドープ領域はエッチングストップの役目を
し、もはや除去されることはない。
ンをドープされたシリコンに対して選択的に除去できる
ことを利用する。例えば多結晶のドープされていないシ
リコン層はイオン注入によりマスクの使用下に選択的に
後に接触部となる領域内でドープされる。少なくとも第
１のドープ領域を開けておき異なる導電形の第２のドー
プ領域を覆う拡散障壁層はシリコン層の下に配設され、
ドーパントが例えば反対の導電形にドープされた基板領
域からなる他の箇所において、特に以後の熱処理の際に
シリコン層内に不所望に拡散するのを阻止する。次いで
シリコン層のドープされていない部分がドープ領域に対
して選択的に除去される。分離層が全面的に施され、そ
こに接触孔が異方性エッチングによりシリコン層内のド
ープ領域に対して選択的に開けられる。その際このシリ
コン層内のドープ領域はエッチングストップの役目を
し、もはや除去されることはない。
【００１０】シリコン層が少なくともドープ領域内でポ
リシリコンからなるように形成すると有利である。それ
というのも通常分離層が主として含んでいる酸化ケイ素
はポリシリコンに対して高度の選択性でエッチング可能
であるからである。
リシリコンからなるように形成すると有利である。それ
というのも通常分離層が主として含んでいる酸化ケイ素
はポリシリコンに対して高度の選択性でエッチング可能
であるからである。
【００１１】従来技術において必要なシリコン層の問題
のある後からの酸化は、シリコン層のドープされていな
い部分が接触孔の外側で除去されるため省略できる。
のある後からの酸化は、シリコン層のドープされていな
い部分が接触孔の外側で除去されるため省略できる。
【００１２】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【００１３】図１に示すように、シリコン半導体基板１
０内又はその上に１個のゲート１ａ及び２個のソース／
ドレイン領域２ａを有するＭＯＳトランジスタが基板内
のｐドープ領域として存在する。分離領域８、例えばフ
ィールド酸化物によりゲート１ｂ及びｎドープ領域２ｂ
を有するもう１つのＭＯＳトランジスタが前者のＭＯＳ
トランジスタと分離されている。上述したようにゲート
１は上部１２及び側面１３により絶縁されている。ソー
ス／ドレイン領域２ａ、２ｂは通常通りドープされてい
る。この工程はｐドープ領域２ａ上の自己整合された接
触部にとって特に有利に使用することができ、即ちドー
ピングはここでは通常ホウ素で行われる。
０内又はその上に１個のゲート１ａ及び２個のソース／
ドレイン領域２ａを有するＭＯＳトランジスタが基板内
のｐドープ領域として存在する。分離領域８、例えばフ
ィールド酸化物によりゲート１ｂ及びｎドープ領域２ｂ
を有するもう１つのＭＯＳトランジスタが前者のＭＯＳ
トランジスタと分離されている。上述したようにゲート
１は上部１２及び側面１３により絶縁されている。ソー
ス／ドレイン領域２ａ、２ｂは通常通りドープされてい
る。この工程はｐドープ領域２ａ上の自己整合された接
触部にとって特に有利に使用することができ、即ちドー
ピングはここでは通常ホウ素で行われる。
【００１４】図２に示すように、次にほぼ窒化ケイ素か
らなる薄い障壁層３が析出される。後に自己整合された
接触部が形成される部位３ａではこの障壁層はフォトマ
スクを使用したエッチング処理により開けられている。
障壁層３のエッチングは短時間に行われるためゲートの
覆い１２、１３はそのまま残留する。
らなる薄い障壁層３が析出される。後に自己整合された
接触部が形成される部位３ａではこの障壁層はフォトマ
スクを使用したエッチング処理により開けられている。
障壁層３のエッチングは短時間に行われるためゲートの
覆い１２、１３はそのまま残留する。
【００１５】図３に示すように、次いでポリシリコン層
４が析出される。このポリシリコン層４はもう１つのフ
ォトマスク５を使用して自己整合された接触部が設けら
れる部位４ａに適切なドーパント、ここでは特にホウ素
を注入される。ホウ素を注入された領域４ａは後の接触
孔よりも若干大きく形成すると有利である。注入は実際
にポリシリコン層４内に全分量が析出される程度の低い
エネルギーで実施される。熱処理によりホウ素はポリシ
リコン層４内に分散され、電気的に活性化される。この
ホウ素ドーピングは後に行われるエッチング処理及びド
ープされたポリシリコンに対するドープされていないポ
リシリコンのエッチング処理のその濃度により選択さ
れ、一般に１０19ｃｍ-3以上、有利にはほぼ１０20ｃｍ
-3である。土台となっている障壁層３は自己整合された
接触部のない部位に、特にｎドープされた部位４ｂに例
えばポリシリコン層４内へドーパントが拡散注入される
のを阻止する。
４が析出される。このポリシリコン層４はもう１つのフ
ォトマスク５を使用して自己整合された接触部が設けら
れる部位４ａに適切なドーパント、ここでは特にホウ素
を注入される。ホウ素を注入された領域４ａは後の接触
孔よりも若干大きく形成すると有利である。注入は実際
にポリシリコン層４内に全分量が析出される程度の低い
エネルギーで実施される。熱処理によりホウ素はポリシ
リコン層４内に分散され、電気的に活性化される。この
ホウ素ドーピングは後に行われるエッチング処理及びド
ープされたポリシリコンに対するドープされていないポ
リシリコンのエッチング処理のその濃度により選択さ
れ、一般に１０19ｃｍ-3以上、有利にはほぼ１０20ｃｍ
-3である。土台となっている障壁層３は自己整合された
接触部のない部位に、特にｎドープされた部位４ｂに例
えばポリシリコン層４内へドーパントが拡散注入される
のを阻止する。
【００１６】図４において、例えばＫＯＨ（水酸化カリ
ウム）溶液によりフォトマスク５を除去した後ドープさ
れていないポリシリコンはドープされたポリシリコンに
対して選択的にエッチング可能である。この種のエッチ
ングによりポリシリコンの全くホウ素を含まないか又は
ごく僅かにホウ素を含んでいる全ての部位が除去され
る。注入条件によってはポリシリコン層の垂直部分は時
には若干弱くドープされるため、この垂直部分はエッチ
ングにより除去される。このことは後に接触部を形成す
る際に異方性エッチングが使用され、従ってエッチング
ストップがゲートの垂直側面に必要でなくなるため問題
とはならない。土台となっている障壁層３は自己整合さ
れた接触部のない部位、特にｎドープ領域２ｂ内のＫＯ
Ｈによるエッチングの際に基板２ａ、２ｂの腐食を阻止
する。ｐドープ領域３ａ上のこの層内の開口は設計上の
必要性により注入された領域４ａにより全面的に覆われ
るか又はこの領域４ａにオーバーラップしてもよい。こ
のオーバーラップ部位３ｂでも基板のエッチングには到
らない。それというのもここにはポリシリコン層４が基
板２ａから拡散されたホウ素によりドープされ、従って
エッチングに対して耐性となるからである。後に自己整
合された接触部となる部位、即ちドープ領域上には障壁
層３内の開口３ａによりドープ領域２ａに対して電気的
に接触しているドープポリシリコンパッド４ｃが形成さ
れている。
ウム）溶液によりフォトマスク５を除去した後ドープさ
れていないポリシリコンはドープされたポリシリコンに
対して選択的にエッチング可能である。この種のエッチ
ングによりポリシリコンの全くホウ素を含まないか又は
ごく僅かにホウ素を含んでいる全ての部位が除去され
る。注入条件によってはポリシリコン層の垂直部分は時
には若干弱くドープされるため、この垂直部分はエッチ
ングにより除去される。このことは後に接触部を形成す
る際に異方性エッチングが使用され、従ってエッチング
ストップがゲートの垂直側面に必要でなくなるため問題
とはならない。土台となっている障壁層３は自己整合さ
れた接触部のない部位、特にｎドープ領域２ｂ内のＫＯ
Ｈによるエッチングの際に基板２ａ、２ｂの腐食を阻止
する。ｐドープ領域３ａ上のこの層内の開口は設計上の
必要性により注入された領域４ａにより全面的に覆われ
るか又はこの領域４ａにオーバーラップしてもよい。こ
のオーバーラップ部位３ｂでも基板のエッチングには到
らない。それというのもここにはポリシリコン層４が基
板２ａから拡散されたホウ素によりドープされ、従って
エッチングに対して耐性となるからである。後に自己整
合された接触部となる部位、即ちドープ領域上には障壁
層３内の開口３ａによりドープ領域２ａに対して電気的
に接触しているドープポリシリコンパッド４ｃが形成さ
れている。
【００１７】図５に示すように、オプションによっては
障壁層３は短時間の全面的エッチングにより露出してい
る部位で除去可能である。いずれにせよ引続き厚い誘電
体６（通常酸化ケイ素である）は分離及び平坦化のため
に施される。この場合接触孔マスク及び異方性乾式酸化
物エッチングで基板に対しても、ゲートに対しても接触
孔が形成される。自己整合的に設けられた全ての接触孔
７ａの下にはそれぞれ他の全てのパッドから絶縁された
ポリシリコンパッド４ｃ（Ｂｏｒｏｎ ｉｍｐｌａｎｔ
ｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｐａｄ（硼素を注入さ
れたポリシリコンパッド）＝ＢＩＰＰ）が存在し、これ
は上記のように大きく形成されるため、接触孔マスク自
体が最悪の非調整状態でもパッド上にはオーバーラップ
しない。ゲート１ａ上のこのような部位に接触孔マスク
がオーバーラップすべきであれば、エッチングがこのパ
ッド４ｃ上で中止され、それにより誘電性ゲート覆い１
２、１３はそのまま残り、ゲート１ａに対して短絡部は
形成されない。ゲート１ｂに対する接触孔７ｂが設けら
れている部位にはパッドは存在しない。その際接触孔の
エッチングは電気的接触を形成できるようにゲート１ｂ
を露出する。同じ処理工程で部分的にフィールド酸化物
８上にオーバーラップするか又は更に完全にフィールド
酸化物上に配置される接触孔７ｃも形成可能である。基
板に対して自己整合されていない全ての接触孔も、特に
ｎドープ領域２ｂ上のこのような接触部も同時に形成可
能である。この場合この接触部の下にはパッドは存在し
ない。もう１つの金属化工程は（接触孔を満たして又は
満たさずに）通常通りに実施される。
障壁層３は短時間の全面的エッチングにより露出してい
る部位で除去可能である。いずれにせよ引続き厚い誘電
体６（通常酸化ケイ素である）は分離及び平坦化のため
に施される。この場合接触孔マスク及び異方性乾式酸化
物エッチングで基板に対しても、ゲートに対しても接触
孔が形成される。自己整合的に設けられた全ての接触孔
７ａの下にはそれぞれ他の全てのパッドから絶縁された
ポリシリコンパッド４ｃ（Ｂｏｒｏｎ ｉｍｐｌａｎｔ
ｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｐａｄ（硼素を注入さ
れたポリシリコンパッド）＝ＢＩＰＰ）が存在し、これ
は上記のように大きく形成されるため、接触孔マスク自
体が最悪の非調整状態でもパッド上にはオーバーラップ
しない。ゲート１ａ上のこのような部位に接触孔マスク
がオーバーラップすべきであれば、エッチングがこのパ
ッド４ｃ上で中止され、それにより誘電性ゲート覆い１
２、１３はそのまま残り、ゲート１ａに対して短絡部は
形成されない。ゲート１ｂに対する接触孔７ｂが設けら
れている部位にはパッドは存在しない。その際接触孔の
エッチングは電気的接触を形成できるようにゲート１ｂ
を露出する。同じ処理工程で部分的にフィールド酸化物
８上にオーバーラップするか又は更に完全にフィールド
酸化物上に配置される接触孔７ｃも形成可能である。基
板に対して自己整合されていない全ての接触孔も、特に
ｎドープ領域２ｂ上のこのような接触部も同時に形成可
能である。この場合この接触部の下にはパッドは存在し
ない。もう１つの金属化工程は（接触孔を満たして又は
満たさずに）通常通りに実施される。
【００１８】この方法は、欧州特許出願公開第５４３１
５８号公報に記載されているようにいわゆるＢＯＳＳス
トラップ（Ｂｏｒｏｎ ｏｕｔ−ｄｉｆｆｕｓｅｄ ｓ
ｕｒｆａｃｅ ｓｔｒａｐ＝ホウ素拡散された表面スト
ラップ）を有するメモリセルに有利に使用することがで
きる。このストラップはＤＲＡＭメモリセル内のトラン
ジスタのドレイン領域をコンデンサトレンチの内部に配
設されたポリシリコンパッドと接続する。この種のＢＯ
ＳＳストラップの製造方法では殆どの上述の層析出法、
フォト技術及び他の処理工程が既に実施されている。本
発明方法を実施するには次の処理工程、即ち ・ＢＩＰＰパッドを限定するためのフォト技術、 ・注入、 ・フォトレジスト剥離法 のみが付加される。
５８号公報に記載されているようにいわゆるＢＯＳＳス
トラップ（Ｂｏｒｏｎ ｏｕｔ−ｄｉｆｆｕｓｅｄ ｓ
ｕｒｆａｃｅ ｓｔｒａｐ＝ホウ素拡散された表面スト
ラップ）を有するメモリセルに有利に使用することがで
きる。このストラップはＤＲＡＭメモリセル内のトラン
ジスタのドレイン領域をコンデンサトレンチの内部に配
設されたポリシリコンパッドと接続する。この種のＢＯ
ＳＳストラップの製造方法では殆どの上述の層析出法、
フォト技術及び他の処理工程が既に実施されている。本
発明方法を実施するには次の処理工程、即ち ・ＢＩＰＰパッドを限定するためのフォト技術、 ・注入、 ・フォトレジスト剥離法 のみが付加される。
【００１９】これらの処理工程は欧州特許出願公開第５
４３１５８号公報に記載されている方法においてポリシ
リコンの析出後及び熱処理前に有利に挿入される。他の
詳細については上記出願明細書の全内容を参照された
い。
４３１５８号公報に記載されている方法においてポリシ
リコンの析出後及び熱処理前に有利に挿入される。他の
詳細については上記出願明細書の全内容を参照された
い。
【００２０】本発明とＢＯＳＳ法とを組み合わせること
による優れた利点は、基本工程の遂行を侵害又は変更
（トランジスタのデータ、漏洩電流その他）は殆ど新た
な処理工程が挿入されないためほぼ防ぐことができる点
にある。特に熱負荷は注入されたホウ素を活性化するた
めに必要となる熱処理が既にＢＯＳＳ工程中に含まれて
いるため変わることはない。従って本発明による工程を
使用した場合何ら新たな基本工程の最適化を必要としな
い。
による優れた利点は、基本工程の遂行を侵害又は変更
（トランジスタのデータ、漏洩電流その他）は殆ど新た
な処理工程が挿入されないためほぼ防ぐことができる点
にある。特に熱負荷は注入されたホウ素を活性化するた
めに必要となる熱処理が既にＢＯＳＳ工程中に含まれて
いるため変わることはない。従って本発明による工程を
使用した場合何ら新たな基本工程の最適化を必要としな
い。
【００２１】設計上でも本発明方法は容易にかつ有効に
ＢＯＳＳ工程と組み合わせることができる。ＢＯＳＳス
トラップはゲート間の範囲内だけでポリシリコンがホウ
素ドープされた基板（及びトレンチパッド）と接触して
いるため、即ちそこだけが拡散によりエッチング耐性と
なるためゲートに対して自己整合されている。従って十
分に大きなＢＩＰＰパッドをセル内に集積することは極
めて容易である。唯一の縁条件としては、ＢＩＰＰパッ
ドが接触部とは反対のゲートの縁上にオーバーラップし
てはならないことである。容易に予測できるように、こ
の縁条件は、特にセルトランジスタが一般にそうである
ように下側のしきい値電圧の漏洩電流を削減するために
最小の設計基準よりも明らかに長い場合にも、この縁条
件は良好に満たされる。この場合問題となる範囲にある
ゲートは比較的幅広く、このことはホウ素を注入された
ポリシリコンパッドの実際の形状に対して特に大きな遊
びが生じることになる。個々には設計上次の整合が行わ
れる。・オプション：接触部とゲートとの間の安全間隔
の除去、削減されたワード線ラスタの全ての面のサイズ
合わせ。この措置は所要面積を削減せずに単にプロセス
の信頼度を高めようとする場合には必要ではない。・ポ
リシリコン下の薄い誘電層を構造化するためのマスクの
変更、ビット線接触部の範囲内の補助的開口。・ホウ素
注入されたポリシリコンパッドの組み込み。・オプショ
ン：プロセスの信頼度を高めるための接触孔の拡大。・
オプション：本発明による接触部を他のｐドープ領域、
例えばラスタ回路でも更に所要面積を削減するために使
用すること。
ＢＯＳＳ工程と組み合わせることができる。ＢＯＳＳス
トラップはゲート間の範囲内だけでポリシリコンがホウ
素ドープされた基板（及びトレンチパッド）と接触して
いるため、即ちそこだけが拡散によりエッチング耐性と
なるためゲートに対して自己整合されている。従って十
分に大きなＢＩＰＰパッドをセル内に集積することは極
めて容易である。唯一の縁条件としては、ＢＩＰＰパッ
ドが接触部とは反対のゲートの縁上にオーバーラップし
てはならないことである。容易に予測できるように、こ
の縁条件は、特にセルトランジスタが一般にそうである
ように下側のしきい値電圧の漏洩電流を削減するために
最小の設計基準よりも明らかに長い場合にも、この縁条
件は良好に満たされる。この場合問題となる範囲にある
ゲートは比較的幅広く、このことはホウ素を注入された
ポリシリコンパッドの実際の形状に対して特に大きな遊
びが生じることになる。個々には設計上次の整合が行わ
れる。・オプション：接触部とゲートとの間の安全間隔
の除去、削減されたワード線ラスタの全ての面のサイズ
合わせ。この措置は所要面積を削減せずに単にプロセス
の信頼度を高めようとする場合には必要ではない。・ポ
リシリコン下の薄い誘電層を構造化するためのマスクの
変更、ビット線接触部の範囲内の補助的開口。・ホウ素
注入されたポリシリコンパッドの組み込み。・オプショ
ン：プロセスの信頼度を高めるための接触孔の拡大。・
オプション：本発明による接触部を他のｐドープ領域、
例えばラスタ回路でも更に所要面積を削減するために使
用すること。
【図１】本発明によるＭＯＳトランジスタを有するシリ
コン半導体基板の断面図。
コン半導体基板の断面図。
【図２】障壁層を析出された工程の半導体基板の断面
図。
図。
【図３】ポリシリコン層を析出された工程の半導体基板
の断面図。
の断面図。
【図４】フォトマスクの除去後ドープ領域に対して未ド
ープ領域をエッチングした半導体基板の断面図。
ープ領域をエッチングした半導体基板の断面図。
【図５】全面的短時間エッチングにより障壁層の露出部
位を除去された任意の半導体基板の断面図。
位を除去された任意の半導体基板の断面図。
１０ 基板 １、１ａ、１ｂ ゲート電極 ２ａ ｐドープされたソース／ドレイン領域（第１ドー
プ領域） ２ｂ ｎドープされたソース／ドレイン領域（第２ドー
プ領域） ３ 拡散障壁層 ３ａ ｐドープされた領域 ３ｂ 障壁層内の開口部分 ４ ポリシリコン層 ４ｂ ｎドープされた部位 ４ａ、４ｃ ポリシリコン層４のホウ素ドープされた領
域 ５ フォトマスク ６ 分離層 ７ａ、７ｂ、７ｃ 接触孔 ８ 分離領域（フィールド酸化物） １２、１３ 分離範囲（ゲートの覆い）
プ領域） ２ｂ ｎドープされたソース／ドレイン領域（第２ドー
プ領域） ３ 拡散障壁層 ３ａ ｐドープされた領域 ３ｂ 障壁層内の開口部分 ４ ポリシリコン層 ４ｂ ｎドープされた部位 ４ａ、４ｃ ポリシリコン層４のホウ素ドープされた領
域 ５ フォトマスク ６ 分離層 ７ａ、７ｂ、７ｃ 接触孔 ８ 分離領域（フィールド酸化物） １２、１３ 分離範囲（ゲートの覆い）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 (72)発明者 ヘルムート ヨスウイツヒ アメリカ合衆国 05477 ヴアーモント バーリントン レークフオレストドライブ 30 (72)発明者 ウオルフガング ミユラー アメリカ合衆国 05477 ヴアーモント ボルトン ヴアレー エツチシー33 ボツ クス751
Claims (11)
- 【請求項１】 第１及び第２の導電形のドープ領域を有
する半導体ウェハにおいて第１の導電形の第１のドープ
領域に対して接触孔を形成する方法において、基板（１
０）内の第１のドープ領域（２ａ）が、少なくとも基板
（１０）の表面で分離範囲（１２、１３）により画成さ
れるように形成し、少なくともこの第１のドープ領域
（２ａ）は開けておき、第２の導電形の第２のドープ領
域（２ｂ）は覆うように拡散障壁層（３）を形成し、ド
ープされていないシリコン層（４）を全面的に析出し、
シリコン層（４）内に接触孔用の領域と確実にオーバー
ラップするドープ領域（４ｃ）を選択的に注入により形
成し、シリコン層（４）のドープされていない部分をド
ープ領域（４ｃ）に対して選択的に除去し、分離層
（６）を全面的に形成し、異方性エッチングにより分離
層（６）内のシリコン層（４）のドープ領域（４ｃ）に
対して選択的に接触孔（７ａ）を開けることを特徴とす
るドープ領域に対する接触孔の形成方法。 - 【請求項２】 基板（１０）が単結晶シリコンからなる
ことを特徴とする請求項１記載の方法。 - 【請求項３】 シリコン層（４）がポリシリコンから形
成されることを特徴とする請求項１又は２記載の方法。 - 【請求項４】 シリコン層（４）のドープされていない
部分を湿式化学エッチングにより除去することを特徴と
する請求項１ないし３の１つに記載の方法。 - 【請求項５】 障壁層（３）を窒化ケイ素から形成する
ことを特徴とする請求項１ないし４の１つに記載の方
法。 - 【請求項６】 分離層（６）を施す前に障壁層（３）の
露出部分を除去することを特徴とする請求項１ないし５
の１つに記載の方法。 - 【請求項７】 シリコン層（４）のドープ領域（４ｃ）
をｐドープし、シリコン層（４）のドープされていない
部分を水酸化カリウム溶液での湿式化学エッチングによ
り除去することを特徴とする請求項１ないし６の１つに
記載の方法。 - 【請求項８】 シリコン層（４）のドープ領域（４ｃ）
内のホウ素濃度を１０19ｃｍ-3 〜１０21ｃｍ-3 に調整
することを特徴とする請求項７記載の方法。 - 【請求項９】 基板（１０）内のドープ領域（２ａ）が
ＭＯＳトランジスタのソース／ドレイン領域であり、分
離範囲がＭＯＳトランジスタのゲート電極（１ａ）の絶
縁性側面被覆（１３）及び絶縁性カバー層（１２）から
なることを特徴とする請求項１ないし８の１つに記載の
方法。 - 【請求項１０】 ドープ領域（２ａ）に対して接触孔
（７ａ、７ｃ）を開けると同時にもう１つの接触孔（７
ｂ）をゲート電極（１ｂ）に対して開けることを特徴と
する請求項９記載の方法。 - 【請求項１１】 ＭＯＳトランジスタ（１、２）がメモ
リコンデンサを含むメモリセルの選択トランジスタであ
り、その際このメモリコンデンサの１電極がＭＯＳトラ
ンジスタのもう１つのドープ領域とドープポリシリコン
構造物を介して接続されていることを特徴とする請求項
９又は１０記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4337355A DE4337355C2 (de) | 1993-11-02 | 1993-11-02 | Verfahren zur Herstellung eines Kontaktlochs zu einem dotierten Bereich |
| DE4337355.0 | 1993-11-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201996A true JPH07201996A (ja) | 1995-08-04 |
| JP3717540B2 JP3717540B2 (ja) | 2005-11-16 |
Family
ID=6501605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29395094A Expired - Fee Related JP3717540B2 (ja) | 1993-11-02 | 1994-11-02 | ドープ領域に対する接触孔の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0651433B1 (ja) |
| JP (1) | JP3717540B2 (ja) |
| KR (1) | KR100311954B1 (ja) |
| DE (2) | DE4337355C2 (ja) |
| TW (1) | TW264566B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19629736C2 (de) * | 1996-01-26 | 2000-12-14 | Mitsubishi Electric Corp | Halbleitereinrichtung mit selbstjustierendem Kontakt und Herstellungsverfahren dafür |
| JPH09205185A (ja) * | 1996-01-26 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| US6309975B1 (en) | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
| JP2000012687A (ja) * | 1998-06-23 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| DE19906292C1 (de) * | 1999-02-15 | 2000-03-30 | Siemens Ag | Elektrische Teststruktur auf einem Halbleitersubstrat und Testverfahren |
| DE19906291A1 (de) * | 1999-02-15 | 2000-08-24 | Siemens Ag | Halbleiterstruktur mit einer Leitbahn |
| US6815358B2 (en) | 2001-09-06 | 2004-11-09 | Seagate Technology Llc | Electron beam lithography method for plating sub-100 nm trenches |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4231820A (en) * | 1979-02-21 | 1980-11-04 | Rca Corporation | Method of making a silicon diode array target |
| US4640004A (en) * | 1984-04-13 | 1987-02-03 | Fairchild Camera & Instrument Corp. | Method and structure for inhibiting dopant out-diffusion |
| US4573257A (en) * | 1984-09-14 | 1986-03-04 | Motorola, Inc. | Method of forming self-aligned implanted channel-stop and buried layer utilizing non-single crystal alignment key |
| JPH0799738B2 (ja) * | 1985-09-05 | 1995-10-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US4844776A (en) * | 1987-12-04 | 1989-07-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making folded extended window field effect transistor |
| EP0529717A3 (en) * | 1991-08-23 | 1993-09-22 | N.V. Philips' Gloeilampenfabrieken | Method of manufacturing a semiconductor device having overlapping contacts |
| US5185294A (en) * | 1991-11-22 | 1993-02-09 | International Business Machines Corporation | Boron out-diffused surface strap process |
| ATE168500T1 (de) * | 1992-04-29 | 1998-08-15 | Siemens Ag | Verfahren zur herstellung eines kontaktlochs zu einem dotierten bereich |
-
1993
- 1993-11-02 DE DE4337355A patent/DE4337355C2/de not_active Expired - Fee Related
-
1994
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