DE19906291A1 - Halbleiterstruktur mit einer Leitbahn - Google Patents

Abstract

Die Halbleiterstruktur weist eine Leitbahn auf, die durch einen Hohlraum von einer unterliegenden isolierenden Schicht auf einem Träger getrennt ist. Das Herstellverfahren sieht vor, die Leitbahn zunächst auf einer Doppelschicht zu strukturieren und mit einer isolierenden Abdeckung zu versehen, eine Öffnung in die isolierende Abdeckung zu ätzen und dann die untere leitende Schicht selektiv zu entfernen. Damit kann einerseits eine kapazitätsarme Verdrahtung hergestellt werden, andererseits ist damit die Programmierung von MOS-Transistoren in einfacher Weise möglich.

Description

Die Erfindung betrifft eine Halbleiterstruktur in einer integrierten Schaltung mit einer isolierenden Schicht auf einem Träger und mit einer Leitbahn, die oberhalb der isolierenden Schicht angeordnet ist, sowie ein Verfahren zur Herstellung der Struktur.

In integrierten Schaltungen werden zur Ansteuerung der einzelnen Komponenten Leitbahnen als Verdrahtung benötigt. Diese Leitbahnen führen vielfach auch über aktives Gebiet oder andere leitfähige Strukturen, so daß parasitäre Kapazitäten auftreten, die die Geschwindigkeit der Schaltung beeinträchtigen.

Es ist also ein grundsätzliches Ziel in integrierten Schaltungen, diese parasitären Kapazitäten zu verringern. Dabei gilt dies in besonderem Maße mit zunehmender Integrationsdichte, da die Leitbahnen vermehrt über aktive Gebiete geführt werden müssen und der Einsatz dickerer Isolationsschichten unter den Leitbahnen zu einer Erhöhung der auftretenden Topologiestufen und Aspektverhältnissen führte, was wiederum zu prozeßtechnischen Schwierigkeiten führt.

Weiter werden Leitbahnen in integrierten Schaltungen als Wortleitungen von Transistoren verwendet. Über einem aktiven Gebiet im Halbleitersubstrat, das zwei beabstandete und dem Leitfähigkeitstyp des Substrats entgegengesetzt dotierte Gebiete aufweist, bildet eine Leitbahn das Gate eines MOS- Transistors. Der Transistor kann mittels des Potentials des Gates geschaltet werden. In vielen Fällen ist es wünschenswert, daß ein Transistor in einer Schaltung unabhängig vom Potential des Gates immer offen (oder immer geschlossen) ist. Auf diese Weise kann eine vorgegebene integrierte Schaltung programmiert werden.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterstruktur mit einer Leitbahn anzugeben, die zum einen eine geringe parasitäre Kapazität aufweist, sowie ein Herstellverfahren für eine solche Halbleiterstruktur. Eine weitere Aufgabe ist es, eine Halbleiterstruktur mit einer Leitbahn anzugeben, die eine einfache Programmierung von Transistoren erlaubt, sowie ein entsprechendes Programmierverfahren. Diese Aufgaben werden durch eine Halbleiterstruktur mit den Merkmalen des Anspruchs 1 und durch ein Verfahren mit den Merkmalen des Anspruchs 10 gelöst.

Die Erfindung beruht auf der Idee, die Leitbahn auf einem Hohlraum anzuordnen. Der Hohlraum grenzt mit seiner unteren Oberfläche an eine isolierende Schicht auf einen Träger, mit seiner oberen Oberfläche an die Leitbahn und an zwei gegenüberliegenden Seiten an eine isolierende Abdeckung. Die isolierende Abdeckung bedeckt auch die Seitenwände der Leitbahn. Mit anderen Worten, unter einem Abschnitt der elektrisch leitenden Leitbahn erstreckt sich ein Hohlraum mit im wesentlichen gleichen lateralen Dimensionen wie die Leitbahn. Der Hohlraum ist vorzugsweise mit Luft oder einem im wesentlichen inerten Gas gefüllt, insbesondere ist er teilweise evakuiert.

Quer zur Leitbahnrichtung besitzt der Hohlraum im wesentlichen dieselbe Breite wie die Leitbahnbreite. In Richtung der Leitbahn kann sich der Hohlraum unter die gesamte Leitbahn erstrecken. Die Leitbahn kann aber auch einen Abschnitt aufweisen, in dem sie auf einer unteren leitenden Schicht angeordnet ist, mit anderen Worten, der Hohlraum ist hier quasi mit der unteren leitenden Schicht, insbesondere mit n-dotiertem oder p-dotiertem Polysilizium, gefüllt. In einem solchen Abschnitt kann die Leitbahn als Gate eines Transistors verwendet werden. Die Leitbahn besteht vorzugsweise aus einem Metallsilizid.

Der Träger, über dem die Leitbahn mit unterliegendem Hohlraum angeordnet ist, kann ein aktives Gebiet in Form von zwei beabstandeten dotierten S/D-Gebieten eines MOS-Transistors enthalten. Die Halbleiterstruktur stellt hier also einen MOS- Transistor dar, bei dem die Leitbahn das Gate bildet und vom Gateoxid durch einen Hohlraum getrennt ist. Ein derartiger Transistor ist unabhängig vom Potential des Gates immer im offenen oder im geschlossenen Zustand (normaly on bzw. normaly off je nach gewählter Einsatzspannung).

Das Herstellverfahren für die Halbleiterstruktur sieht vor, auf einem Träger eine isolierende Schicht aufzubringen und dann eine untere leitende Schicht und eine obere leitende Schicht aufzubringen. Die obere leitende Schicht kann auch eine Mehrfachschicht sein. Die beiden leitenden Schichten werden, vorzugsweise gleichzeitig, bahnförmig entsprechend der herzustellenden Leitbahn strukturiert. Es wird eine isolierende Abdeckung an den freiliegenden Oberflächen der unteren und oberen leitenden Schicht gebildet. Dann wird eine Öffnung in der isolierenden Abdeckung erzeugt, die eine Oberfläche der unteren leitenden Schicht mindestens teilweise freilegt. Durch diese Öffnung hindurch wird die untere leitende Schicht mit Hilfe eines im wesentlichen isotropen Ätzverfahrens selektiv entfernt. Die Öffnung wird mit einem weiteren isolierenden Material geschlossen. Vorzugsweise besteht die untere leitende Schicht aus n-dotiertem oder p^-- Polysilizium, und die obere leitende Schicht aus einem Silizid. Für die Ätzung der unteren leitenden Schicht, d. h. für die Erzeugung des Hohlraums, kann insbesondere KOH eingesetzt werden.

Soll der Hohlraum über einen längeren Abschnitt der Leitbahn erzeugt werden, ist es vorteilhaft, mehrere Öffnungen in der Abdeckung in einem vorgegebenen Abstand voneinander entlang der Leitbahn anzuordnen.

Mit Hilfe des Verfahrens kann ein im Halbleitersubstrat gebildeter Transistor auf einfache Weise programmiert werden: In Abhängigkeit von der Anordnung einer Öffnung in der isolierenden Abdeckung und von der Ätzzeit wird über dem Kanalgebiet des Transistors entweder ein Hohlraum gebildet, oder die untere leitende Schicht verbleibt und bildet einen Teil des Gates. Nur im letzteren Fall wird der Transistor über das Potential des Gates gesteuert. Die Erfindung ermöglicht also eine maskenprogrammierbare Schaltung.

Ein wesentlicher Vorteil ist, daß übliche Verfahrensschritte zur Herstellung einer Leitbahn, insbesondere einer Wortleitung in einer Speicherschaltung, verwendet werden können und lediglich eine Ätzung (mit Phototechnik) zur Öffnung der isolierenden Abdeckung und die anschließende Hohlraumätzung durchgeführt werden müssen. In einigen DRAM- Konzepten sind diese Ätzungen zur Bildung anderer Strukturen - beispielsweise eines leitenden Straps, der den Auswahltransistor mit einem Speicherkondensator verbindet - sogar schon implementiert, so daß lediglich eine Designoptimierung für die Öffnung der isolierenden Abdeckung notwendig ist. Ein Beispiel für ein derartiges Herstellverfahren ist in EP 543 158 A2 und in EP 651 433 A1 (insbesondere Spalten 5 und 6 der Beschreibung) offenbart.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, näher erläutert.

Fig. 1 bis 5 zeigen einen Schnitt durch bzw. eine Aufsicht (Fig. 2) auf ein Halbleitersubstrat, an dem die Verfahrensschritte und die Halbleiterstruktur verdeutlicht werden.

Fig. 1: Auf einem Träger 1, beispielsweise einem Silizium- Halbleitersubstrat, wird als isolierende Schicht 2 eine Siliziumoxidschicht aufgebracht. Die Siliziumoxidschicht kann in bestimmten Abschnitten der Schaltung als Gateoxid verwendet werden. Darauf wird als untere leitende Schicht 3 n-dotiertes Polysilizium und als obere leitende Schicht 4 ein Metallsilizid, insbesondere WSi_x, mit bekannten Verfahren aufgebracht. Diese Doppelschicht 3, 4 wird bahnförmig strukturiert (vgl. Fig. 2), und an den freien Oberflächen mit einer isolierenden Abdeckung 5 versehen. Die isolierende Abdeckung kann aus einem auf der oberen leitenden Schicht 4 aufliegenden Teil und seitlichen Spacern bestehen, wobei der aufliegende Teil gemeinsam mit den leitenden Schichten 3, 4 bahnförmig strukturiert wird und anschließend an den Seitenwänden die Spacer erzeugt werden. Diese Vorgehensweise ist zur allseitigen Einkapselung von Leitbahnen, beispielsweise Wortleitungen, bekannt. Die isolierende Abdeckung kann insbesondere aus Siliziumoxid und/oder Siliziumnitrid bestehen.

Fig. 2: In der Aufsicht ist schematisch die Lage der unteren und oberen leitenden Schicht 3, 4 und der isolierenden Abdeckung 5 dargestellt. Der gestrichelt dargestellte Bereich gibt die Lage einer Öffnung 6 in der aufzubringenden Fotomaske an. Außerhalb der Öffnung wird die Anordnung mit Fotolack bedeckt. Die Öffnung muß die isolierende Abdeckung überlappen, und zwar soweit, daß mit einer Ätzung eine Seitenwand der unteren Leitbahn 3 freigelegt wird. Wird eine streng anisotrope Ätzung eingesetzt, muß die Öffnung 6 sich bis zu dieser Seitenwand erstrecken, vorzugsweise wird die Leitbahn überlappt. Bei einer Ätzung mit isotropem Anteil kann diese Forderung entfallen. Die obere Leitbahn 4 wird bei der Herstellung der Öffnung nicht angegriffen.

Fig. 3, 4: Mit Hilfe der Fotomaske mit der Öffnung 6 wird die isolierende Abdeckung geätzt. Dann wird ggf. nach Entfernen der Fotomaske, das n-dotierte Polysilizium 3 mit einem isotropen Ätzprozeß entfernt. Dazu ist eine Ätzung mit KOH- Lösung geeignet. Die aus Silizid bestehende obere leitende Schicht 4 und die isolierende Abdeckung 5 werden nicht angegriffen. Fig. 3 zeigt die erhaltene Anordnung im Querschnitt an einer von der Öffnung 6 entfernten Stelle (siehe Fig. 2), Fig. 4 einen Querschnitt im Bereich der Öffnung. Unter der oberen leitenden Schicht 4 ist ein Hohlraum H gebildet. Um die Entfernung des n-Polysiliziums 3 zu gewährleisten, sind die Öffnungen 6 an mehreren Stellen in vorgegebenem Abstand entlang der Bahn vorgesehen. Die obere Leitbahn 4 wird bei der Herstellung der Öffnung nicht angegriffen.

Fig. 5: Im Bereich der Öffnung 6 wird das gebildete Loch in der isolierenden Abdeckung wieder geschlossen. Dazu wird vorzugsweise eine Schicht 7 aus dem Material der isolierenden Abdeckung ganzflächig abgeschieden. Vorzugsweise wird als Schicht 7 ein Bor- oder Phosphor-dotiertes Glas verwendet, wie es üblicherweise als sogenanntes "unter Layer Dielectric" verwendet wird. Mit anderen Worten, zum Verschließen der Öffnung ist, wenn das Verfahren in einen üblichen Prozess integriert wird, kein eigener Prozeßschritt notwendig. Bei der fertiggestellten Halbleiterstruktur werden die parasitären Kapazitäten stark reduziert ohne merkliche Nachteile bezüglich der Leitfähigkeit der Leitbahn. Das Dielektrikum zwischen der Leitbahn und unterliegenden Strukturen im Träger setzt sich aus der isolierenden Schicht 2 (vorzugsweise ein Gateoxid) von einigen nm Dicke und aus dem vorzugsweise mit Luft gefüllten Hohlraum, dessen vertikale Ausdehnung vorzugsweise im Bereich 200 bis 800 nm liegt, zusammen.

Fig. 6: Die Figur stellt die Anwendung der Erfindung auf einen Träger mit einem MOS-Transistor dar. Im Träger sind dotierte Gebiete 10, 12 vorhanden, die den zum Halbleitersubstrat 1 entgegengesetzten Leitungstyp aufweisen. Zwischen den dotierten Gebieten 10, 12, die Source und Drain darstellen, befindet sich ein Kanalgebiet 11. Die Leitbahn 4 ist als Gate über das Kanalgebiet geführt und durch die isolierende Schicht 2 vom Substrat isoliert. Zwischen der Leitbahn 4 und der isolierenden Schicht 2 befindet sich der Hohlraum (H), der erfindungsgemäß hergestellt wurde. Der dargestellte Transistor wird durch ein an der Leitbahn 4 anliegendes Potential nicht geschaltet.

Claims (15)

1. Halbleiterstruktur in einer integrierten Schaltung mit

• - einer isolierenden Schicht (2) auf einem Träger (1),
• - einer Leitbahn (4) die oberhalb der isolierenden Schicht (2) angeordnet ist und durch einen Hohlraum (H) von der isolierenden Schicht getrennt ist,
• - einer isolierenden Abdeckung (5, 7), die seitlich an die Leitbahn (4) und den Hohlraum (H) anschließt.

2. Halbleiterstruktur nach Anspruch 1, bei der der Hohlraum (H) im wesentlichen dieselbe Breite besitzt wie die Leitbahn (4).

3. Halbleiterstruktur nach einem der Ansprüche 1 bis 2, bei der der Träger (1) unterhalb des Hohlraums (2) ein aktives Gebiet, insbesondere ein Kanalgebiet (11) eines MOS- Transistors, aufweist.

4. Halbleiterstruktur nach einem der Ansprüche 1 bis 3, bei der die Leitbahn (4) einen Abschnitt aufweist, in dem unter ihr anstelle des Hohlraums (H) eine untere leitende Schicht (3) insbesondere aus dotiertem Polysilizium angeordnet ist.

5. Halbleiterstruktur nach einem der Ansprüche 1 bis 4, bei der der Hohlraum (H) mit Luft gefüllt ist.

6. Halbleiterstruktur nach einem der Ansprüche 1 bis 5, bei der die Leitbahn (4) aus einem Silizid besteht.

7. Halbleiterstruktur nach einem der Ansprüche 1 bis 6, bei der die isolierende Abdeckung (5, 7) die obere Oberfläche der Leitbahn (4) bedeckt.

8. Halbleiterstruktur nach einem der Ansprüche 1 bis 7, bei der die isolierende Schicht (2) aus Siliziumoxid besteht.

9. Herstellverfahren für eine Halbleiterstruktur,

• - bei dem auf einem Träger (1) eine isolierende Schicht (2) aufgebracht wird,
• - bei dem auf der isolierenden Schicht (1) eine untere leitende Schicht (3) und eine obere leitende Schicht aufgebracht und bahnförmig strukturiert werden,
• - bei dem eine isolierende Abdeckung (5) an den Seitenwänden der unteren und oberen leitenden Schicht gebildet wird,
• - bei dem eine Öffnung in der isolierenden Abdeckung erzeugt wird, die eine Oberfläche der unteren leitenden Schicht (3) freilegt,
• - bei dem die untere leitende Schicht (3) selektiv entfernt wird,
• - bei dem die Öffnung mit einem weiteren isolierenden Material (7) geschlossen wird.

10. Herstellverfahren nach Anspruch 9, bei dem die untere leitende Schicht (3) aus dotiertem Polysilizium hergestellt wird.

11. Herstellverfahren nach Anspruch 9 oder 10, bei dem die obere leitende Schicht (4) aus einem Silizid hergestellt wird.

12. Herstellverfahren nach einem der Ansprüche 9 bis 11, bei dem die untere leitende Schicht (4) nur abschnittsweise unter der oberen leitenden Schicht (3) entfernt wird.

13. Herstellverfahren nach einem der Ansprüche 9 bis 12, bei dem die untere leitende Schicht (3) mit KOH selektiv entfernt wird.

14. Herstellverfahren nach einem der Ansprüche 9 bis 13, bei dem ein Träger mit zwei voneinander beabstandeten dotierten Gebieten (10, 12) eines MOS-Transistors verwendet wird und der Hohlraum (H) oberhalb des Kanalgebietes (11) des Transistors erzeugt wird.

15. Verwendung des Verfahrens nach Anspruch 14 zur Programmierung vorgegebener Transistoren in einer integrierten Schaltung.