KR20010046663A - 반도체 메모리 장치의 캐패시터 하부전극용 배리드 콘택홀형성방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 배리드 콘택홀 형성방법에 관한 것이다. 본 발명에 따르면, 층간절연막의 소정영역에 캐패시터 하부전극을 위한 배리드 콘택홀을 형성한다. 그리고 나서, 상기 형성된 배리드 콘택홀의 치수가 가장 협소한 영역에 이를때까지 층간절연막을 식각하여 배리드 콘택홀의 상부 임계치수를 줄임으로써, 후속의 캐패시터 하부전극 패터닝시 미스 얼라인 마진을 확보한다.

Description

반도체 메모리 장치의 캐패시터 하부전극용 배리드 콘택홀 형성방법{method of forming buried contact hole for use in capacitor lower electrode semiconductor memory device}

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 캐패시터 하부전극인 스토리지 전극을 제조하기 위한 배리드 콘택홀 형성방법에 관한 것이다.

반도체 메모리 장치의 집적도가 증가됨에 따라 메모리 셀의 면적 또한 급속히 감소하게 되었다. 따라서, 메모리 셀 내의 배선의 넓이 및 배선과 배선 사이의 간격이 감소됨은 물론이고, 고립된 소자 영역들을 전기적으로 연결하기 위해 형성되는 콘택의 면적에 있어서도 점차 미세화가 요구되고 있는 실정이다.

특히, DRAM에 있어서는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔으며 그 결과, 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조를 도입하게 되었다. 이러한 COB구조에서는, 게이트 전극과 비트라인 및 층간절연막이 적층되어 있는 반도체 기판 하부로 캐패시터 하부전극인 스토리지 전극과 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 배리드 콘택홀(buried contact hole)을 형성하게 된다.

도 1a 내지 도 1d는 종래 방법에 따른 반도체 메모리 장치의 스토리지 전극 제조 방법을 나타내는 단면도들이다.

도 1a를 참조하면, 소자분리막이 형성되어 있는 반도체 기판(10)에 억세스 트랜지스터(도시하지 않음)를 형성한 뒤, 상기 억세스 트랜지스터가 형성되어 있는 반도체 기판(10) 상부에 캐패시터 하부전극인 스토리지 전극과 접촉되는 셀 패드 콘택(12)을 형성한다.

그리고 나서, 상기 셀 패드 콘택(12)이 형성되어 있는 결과물의 상부에 층간절연막(14) 및 다결정 실리콘막(16)과 금속 실리사이드막(18)으로 이루어진 비트라인(20)을 형성한다. 이어서, 상기 절연막(14) 상부에 고온산화막(22) 및 실리콘 옥시 나이트라이드막(SiON;24)을 형성한 뒤, 사진 및 식각공정을 실시하여 상기 실리콘 옥시 나이트라이드막(24) 상부에서 셀 패드 콘택(12)에 이르는 배리드 콘택홀(26)을 형성한다.

이때, 상기 배리드 콘택홀(26)의 프로파일은 도 1a에 도시되어 있는 것과 같이, 상부의 임계치수는 넓으나 고온산화막(22)에 이르러 콘택홀의 치수가 좁아(narrow)지는 양상을 나타낸다. 이처럼 콘택홀의 상부 치수가 넓을 경우, 후속의 공정을 통해 형성되어질 캐패시터 하부전극과의 미스 얼라인 마진이 부족해지는 원인이 된다.

도 1b를 참조하면, 상기 배리드 콘택홀(26)이 형성되어 있는 결과물의 전면 상부에 실리콘 나이트라이드막(SiN;28)을 증착한다.

도 1c를 참조하면, 상기 실리콘 나이트라이드막(28)에 에치백 공정을 실시하여, 상기 배리드 콘택홀(26)의 내부에 측벽 스페이서(28-1)를 형성한다.

도 1d를 참조하면, 상기 측벽 스페이서(28-1)가 형성되어 있는 결과물의 전면 상부에 도전물질을 증착한 뒤, 패터닝하여 캐패시터의 스토리지 전극으로 기능하는 하부전극(30)을 형성한다.

그러나, 상기 배리드 콘택홀(26)의 상부 임계치수가 넓음으로 인하여 캐패시터 하부전극(30)을 형성하기 위한 패터닝 공정시 미스 얼라인이 발생한다. 따라서, 참조부호 "A"로 나타낸 것과 같이 하부전극(30)과 배리드 콘택홀(26)의 경계부분이 취약해지는 소위, 넥킹(necking) 현상이 발생되어 배리드 콘택의 저항이 증가되는 문제점이 있다. 또한, 이처럼 취약해진 하부전극(30)이 후속의 단위공정을 실시하는 과정에서 부러질 경우, 불량을 유발시키는 파티클(particle)로서 작용하고 인접한 하부전극 사이에 브리지를 유발시켜 반도체 메모리 장치의 수율(yield)을 저하시키는 원인이 된다.

따라서 본 발명의 목적은, 캐패시터의 하부전극을 형성하기 위한 도전물질 패터닝시, 하부의 배리드 콘택홀과 미스 얼라인 마진을 충분히 확보할 수 있는 반도체 메모리 장치의 캐패시터 하부전극용 배리드 콘택홀 형성방법을 제공함에 있다.

본 발명의 다른 목적은, 캐패시터의 하부전극과 배리드 콘택홀의 경계면이 취약해지는 넥킹현상을 방지할 수 있는 반도체 메모리 장치의 캐패시터 하부전극용 배리드 콘택홀 형성방법을 제공함에 있다.

본 발명의 다른 목적은, 반도체 메모리 장치의 신뢰성을 저하시키지 않는 반도체 메모리 장치의 캐패시터 하부전극용 배리드 콘택홀 형성방법을 제공함에 있다.

본 발명의 다른 목적은, 배리드 콘택의 저항을 증가시키지 않는 반도체 메모리 장치의 캐패시터 하부전극용 배리드 콘택홀 형성방법을 제공함에 있다.

본 발명의 다른 목적은, 수율을 저하시키지 않는 반도체 메모리 장치의 캐패시터 하부전극용 배리드 콘택홀 형성방법을 제공함에 있다.

상기의 목적들을 달성하기 위해서 본 발명에서는, 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 배리드 콘택홀 형성방법에 있어서: 반도체 기판 상부에 확산영역에는 셀 패드 콘택이 형성되어 있는 억세스 트랜지스터 및 비트라인을 형성한 뒤, 층간절연막을 형성하는 단계와; 상기 층간절연막 상부에 후속의 식각공정시 상기 층간절연막의 손상을 방지함과 동시에 배리드 콘택홀의 상부 임계치수를 조절하기 위한 희생산화막으로서 기능하는 고온산화막을 형성하는 단계와; 상기 고온산화막 상부에 마스크 패턴을 형성한 뒤, 식각공정을 실시하여 상기 억세스 트랜지스터의 셀 패드 콘택에 이르는 개구를 형성하는 단계와; 상기 개구가 형성되어 있는 결과물에 식각공정을 실시하여, 상기 개구의 가장 협소한 영역에 이를때까지 상기 고온산화막을 식각하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 배리드 콘택홀 형성방법을 제공한다.

도 1a 내지 도 1d는 종래 방법에 따른 스토리지 전극 제조 방법을 나타내는 단면도들이다.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 스토리지 전극 제조 방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 셀 패드 콘택

104 : 층간절연막 106 : 다결정 실리콘막

108 : 금속 실리사이드막 110 : 비트라인

112 : 고온산화막 114 : 실리콘 옥시 나이트라이드막

116 : 배리드 콘택홀 118 : 실리콘 나이트라이드막

120 : 캐패시터 하부전극

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 캐패시터 하부전극 제조 방법을 설명하기 위한 단면도들이다.

먼저, 도 2a를 참조하면, 붕소(B)등의 3가 불순물이 도우프되어 있는 반도체 기판(100)에 소자분리막(도시하지 않음)을 형성하여 활성 영역과 비활성 영역을 정의한다. 그리고 나서, 상기 반도체 기판(100)의 활성 영역에 억세스 트랜지스터를 형성한 뒤, 상기 억세스 트랜지스터의 확산영역(소오스/드레인 영역)에 접촉하는 셀 패드 콘택(102)을 형성한다.

그리고 나서, 상기 셀 패드 콘택(102)이 형성되어 있는 반도체 기판(100) 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass) 또는 USG(Undoped Silicon Glass)등을 증착하여 층간절연막(104)을 형성한다. 그리고 나서, 다결정 실리콘막(106) 및 금속 실리사이드막(108)으로 이루어진 비트라인(110)을 형성한 뒤, 고온산화막(112)을 형성한다.

여기서, 상기 고온산화막(112)은 후속의 식각공정시 하부의 층간절연막(104)의 손상을 방지하는 기능을 수행함과 동시에, 배리드 콘택홀의 임계치수를 조절하기 위해 식각되는 희생산화막으로서 기능하게 된다. 따라서, 상기 고온산화막(112)은 향후 식각되어 제거되는 두께를 감안하여 형성하는 것이 바람직하다.

계속해서, 상기 고온산화막(112) 상부에 실리콘 옥시 나이트라이드막(114)을 형성한 뒤, 사진 및 식각공정을 실시하여 상기 셀 패드 콘택(102)을 노출시키는 배리드 콘택홀(116)을 형성한다.

도 2b를 참조하면, 상기 배리드 콘택홀(116)이 형성되어 있는 결과물의 전면 상부에 실리콘 나이트라이드막(118)을 증착한다.

도 2c를 참조하면, 상기 실리콘 나이트라이드막(118)에 에치백 공정을 실시하여, 상기 배리드 콘택홀(116)의 내부에 측벽 스페이서(118-1)를 형성한다.

그리고 나서, 상기 측벽 스페이서(118-1)가 형성되어 있는 결과물에 식각공정을 실시하여 상기 형성된 배리드 콘택홀(116)의 가장 협소한 영역까지 고온산화막(112)을 제거한다. 그 결과, 종래에서와는 달리 캐패시터 하부전극을 형성하기 위한 배리드 콘택홀(116)의 상부 사이즈가 좁아지게 되어, 후속의 캐패시터 하부전극 패터닝시 미스 얼라인을 방지할 수 있다.

도 2d를 참조하면, 상기 고온산화막(112)을 소정두께 식각한 뒤, 결과물의 전면 상부에 도전물질을 증착한다. 그리고 나서, 사진 및 식각공정을 실시하여 상기 도전물질을 패터닝함으로써 캐패시터의 하부전극(120)을 완성한다.

상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상기한 바와 같이 본 발명에서는, 층간절연막의 소정영역에 캐패시터 하부전극을 위한 배리드 콘택홀을 형성한 뒤, 상기 형성된 배리드 콘택홀의 치수가 가장 협소한 영역에 이를때까지 층간절연막을 식각한다. 이와 같이, 본 발명에서는 배리드 콘택홀의 상부 임계치수를 줄임으로써, 후속의 캐패시터 하부전극 패터닝시 미스 얼라인 마진을 확보하여 캐패시터의 하부전극과 배리드 콘택홀의 경계면이 취약해지는 넥킹현상을 방지할 수 있는 효과가 있다.

또한, 넥킹현상을 방지함으로써 배리드 콘택의 저항을 줄일 수 있는 장점이 있으며, 그로 인해 반도체 메모리 장치의 신뢰성은 물론 수율 또한 향상시킬 수 있는 잇점이 있다.

Claims (3)

1. 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 배리드 콘택홀 형성방법에 있어서:

   반도체 기판 상부에 확산영역에는 셀 패드 콘택이 형성되어 있는 억세스 트랜지스터 및 비트라인을 형성한 뒤, 층간절연막을 형성하는 단계와;

   상기 층간절연막 상부에 후속의 식각공정시 상기 층간절연막의 손상을 방지함과 동시에 배리드 콘택홀의 상부 임계치수를 조절하기 위한 희생산화막으로서 기능하는 고온산화막을 형성하는 단계와;

   상기 고온산화막 상부에 마스크 패턴을 형성한 뒤, 식각공정을 실시하여 상기 억세스 트랜지스터의 셀 패드 콘택에 이르는 개구를 형성하는 단계와;

   상기 개구가 형성되어 있는 결과물에 식각공정을 실시하여, 상기 개구의 가장 협소한 영역에 이를때까지 상기 고온산화막을 식각하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 배리드 콘택홀 형성방법.
2. 제 1항에 있어서, 상기 고온산화막 상부에 실리콘 옥시 나이트라이드막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 배리드 콘택홀 형성방법.
3. 제 1항에 있어서, 상기 개구를 형성한 뒤, 상기 개구 내부에 실리콘 나이트라이드막을 이용하여 측벽 스페이서를 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 하부전극을 제조하기 위한 배리드 콘택홀 형성방법.