KR100213220B1 - 반도체장치의 매몰 콘택홀 형성방법 - Google Patents

Abstract

반도체 장치의 COB(Cell Over Bit line)구조에서 사진, 식각공정을 진행하지 않고 자기 정렬 방식으로 매몰 콘택홀을 형성하는 방법에 관하여 개시하고 있다. 이를 위하여, 'T'자형의 활성 영역 패턴을 갖는 반도체기판에 하부 구조를 형성하는 단계와, 상기 하부구조가 형성된 반도체기판에 제1 절연막을 형성하는 단계와, 상기 제1 절연막의 상부에 제1 도전층을 형성하는 단계와, 상기 제1 도전층의 상부에 버퍼층을 형성하는 단계와, 상기 제1 도전층 및 버퍼층을 패터닝하여 비트라인 패턴을 패터닝하는 단계와, 상기 비트라인 패턴이 정의된 반도체기판에 제2 절연막을 형성하는 단계와, 상기 제2 절연막에 건식식각 공정을 진행하여 자기 정열(self align) 방식으로 제1 절연막 및 제2 절연막의 일부를 식각하여 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다. 따라서, 매몰 콘택홀 형성시 자기 정렬(Self align) 방식을 사용하여 콘택홀을 형성함으로써 수율을 향상시키고 소자 특성의 저하를 방지할 수 있다.

Description

반도체 장치의 매몰 콘택홀 형성방법.

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 COB(Cell Over Bit line)구조에서 사진, 식각공정을 진행하지 않고 자기 정렬 방식으로 매몰 콘택홀을 형성하는 방법에 관한 것이다.

반도체 메모리 장치의 고집적화와 대용량화에 따라 반도체 메모리 장치의 단위 셀 크기도 계속 줄어들고 있다. 반면에, 트랜지스터의 게이트 크기가 감소하는 비율에 비하여 사용되는 각 물질층의 두께는 같은 비율로 줄어들지 않으며, 반도체 메모리 장치의 집적도 증가에 의하여 같은 면적 내에 더 많은 소자를 포함하여야 하기 때문에 메모리 셀 영역의 수직 구조는 점점 더 복잡해진다. 특히, 집적도의 증가를 주도하는 반도체 메모리 장치인 디램(DRAM: Dynamic Random Access Memory)의 경우 메모리 셀 크기의 축소에 따라 수직 구조가 극도로 복잡해지고, 커패시터의 유효면적을 증가시키기 위해 비트라인을 형성한 후에 커패시터를 형성하는 방법을 사용한다. 따라서, 비트라인 형성을 위한 매몰 콘택홀(BC: Buried contact)을 형성하는 것이 어려운 과제로 남게 된다.

최근 'T'자형의 활성 영역 패턴을 이용한 COB 메모리 셀 구조가 많이 응용되고 있다. 이러한 'T'자형의 활성영역 패턴을 COB 구조를 갖는 메모리 셀의 제조공정에서 이용하는 것은, 비트라인을 연결하기 위한 직접 콘택홀(Direct contact)과, 커패시터를 연결하기 위한 매몰 콘택홀(Buried contact)을 형성하기에 효율적이기 때문이다.

첨부된 도 1 내지 도 5는 종래의 기술에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위하여 도시한 도면들이다.

도 1은 종래기술에 의한 반도체 장치의 레이아웃도(lay-out)로서, 소자분리 공정을 진행하여 형성된 필드산화막(3)과, 'T'자형을 갖는 활성영역(10) 상에 비트라인(7)이 형성되어 있고, 상기 비트라인(7)의 중앙에는 비트라인(7) 연결을 위한 직접 콘택홀(Direct contact, 30)과 'T'자형을 갖는 활성영역(10)의 양측에 커패시터를 연결하기 위한 매몰 콘택홀(13)이 각각 형성되어 있는 것을 보여준다.

도 2 내지 도 5는 도 1의 레이아웃도를 V-V' 방향으로 절단(cross section)한 상태에서 커패시터 형성을 위한 매몰 콘택홀 형성 과정을 공정의 순서에 따라 도시한 단면도들이다.

도 2를 참조하면, 반도체기판(1) 상에 소자분리 공정을 진행하여 필드산화막(3)을 형성하고 트랜지스터와 같은 하부구조를 형성한다. 이어서, 상기 하부구조가 형성된 반도체기판의 전면에 화학 기상 증착(CVD: Chemical Vapor Deposition, 이하'CVD'라 칭함) 방식으로 제1 절연막(5)을 적층한다.

도3을 참조하면, 상기 제1 절연막(5)이 형성된 반도체 기판 상에 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조를 갖는 비트라인 패턴(7) 패터닝한다. 여기서, D1은 비트라인 패턴의 폭을 나타낸다.

도4를 참조하면, 상기 비트라인 패턴(7)이 패터닝 된 반도체기판의 전면에 제2 절연막을 CVD 방식으로 형성하고 연속해서 제3 절연막을 형성한다.

도 5를 참조하면, 상기 제2, 3 절연막(9, 11)이 형성되어 있는 반도체기판의 전면에 포토레지스트를 도포하고 사진, 식각공정을 진행하여 하부의 제3 절연막(11), 제2 절연막(9), 제1 절연막을 통하여 반도체 기판에 이르는 커패시터의 연결을 위한 매몰 매몰 콘택홀(13)을 형성한다.

상술한 종래의 반도체 장치의 매몰 콘택홀 형성 공정에서의 문제점은 매몰 콘택홀 형성을 위한 사진, 식각공정에서 콘택홀의 사이즈가 0.3㎛ 이하로 미세하고 종행비(Aspect ratio)가 큰 경우에는 매몰 콘택홀의 형성이 어렵다는 점이다. 즉, 설비 능력과 마스크 등의 공정 변수를 고려할 때 매몰 콘택홀의 균일도와 정확도를 충족시키기 대단히 어려우며 이로 인하여 제조 공정에서 수율의 저하와 DRAM에 있어서는 리플래시 시간(Reflash time)과 같은 특성에 악영향을 미치고 있다.

본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 매몰 콘택홀의 형성시 사진 공정을 사용하지 않고 자기 정렬(Self align) 방식을 사용하여 콘택홀을 형성함으로써 수율을 향상시키고 소자 특성의 저하를 방지할 수 있는 반도체 장치의 콘택홀 형성방법을 제공하는데 있다.

도 1 내지 도 5는 종래 기술에 의한 반도체 장치의 매몰 콘택홀 형성방법을 설명하기 위하여 도시한 도면들이다.

도 6 내지 도 10은 본 발명에 의한 반도체 장치의 매몰 콘택홀 형성방법을 설명하기 위하여 도시한 도면들이다.

도면의 주요 부호에 대한 설명

100: 반도체기판, 102: 필드산화막,

104: 제1 절연막, 106: 제1 도전막.

108: 버퍼층, 110: 제2 절연막,

111 : 매몰 콘택홀, 114: 비트라인.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 'T'자형의 활성 영역 패턴을 갖는 반도체기판에 하부 구조를 형성하는 단계와, 상기 하부구조가 형성된 반도체기판에 제1 절연막을 형성하는 단계와, 상기 제1 절연막의 상부에 제1 도전층을 형성하는 단계와, 상기 제1 도전층의 상부에 버퍼층을 형성하는 단계와, 상기 제1 도전층 및 버퍼층을 패터닝하여 비트라인 패턴을 패터닝하는 단계와, 상기 비트라인 패턴이 정의된 반도체기판에 제2 절연막을 형성하는 단계와, 상기 제2 절연막에 건식식각 공정을 진행하여 자기 정열(self align) 방식으로 제1 절연막 및 제2 절연막의 일부를 식각하여 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다.

본 발명의 바람직한 실시예에 따르면, 상기 제1 절연막은 BPSG(Boron Phosphorus Silicate Glass)막을 사용하고, 그 두께를 7000∼13000Å의 범위로 형성하는 것이 적합하다.

바람직하게는, 상기 버퍼층은 SiN, SiCN 및 WNx막 중에서 선택된 하나를 사용하고 그 두께를 100∼2000Å의 범위로 형성하는 것이 적합하다.

상기 제1 도전층 및 버퍼층을 패터닝하여 비트라인 패턴을 형성하는 단계는 비트라인 패턴을 의 형태로 매몰 콘택홀을 감싸주는 모양으로 형성하는 것이 바람직하다.

상기 제1 도전막은 폴리실리콘막과 텅스텐 실리사이드를 사용하여 형성하고, 상기 제2 절연막은 750∼900℃의 온도 범위에서 형성한 고온산화막으로 그 두께가 3000∼5000Å의 범위로 형성하는 것이 바람직하다.

또한, 제1 절연막과 제2 절연막의 식각 선택비는 1.5∼2.5의 범위가 되도록 하는 것이 바람직하다.

상기 제2 절연막에 식각 공정을 진행하는 방법은 건식식각을 이용하여 식각을 진행하는 것이 적합하다.

본 발명에 따르면, 반도체 장치의 매몰 콘택홀의 형성시 사진 공정을 사용하지 않고 자기 정렬(Self align) 방식을 사용하여 콘택홀을 형성함으로써 수율을 향상시키고 소자 특성의 저하를 방지할 수 있다.

이하 첨부된 도 6 내지 도 10을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도6을 참조하면, 본 발명에 의한 반도체 장치의 레이아웃도(lay-out)로서, 소자분리 공정을 진행하여 형성된 필드산화막(102)과, 'T'자형을 갖는 활성영역(112) 상에 매몰 콘택홀을 감싸는 형태의 비트라인(114)이 형성되어 있고, 상기 비트라인(114)의 중앙에는 비트라인(114) 연결을 위한 직접 콘택홀(Direct contact, 116)과 'T'자형을 갖는 활성영역(112)의 양옆으로 커패시터를 연결하기 위한 매몰 콘택홀(111)이 각각 형성되어 있는 것을 보여준다. 여기서, 종래기술에 의한 레이아웃도와의 차이점은 비트라인(114)의 패턴의 형태를 매몰 콘택홀의 주변을 감싸도록 ''의 형태로 형성하여 자기 정렬식으로 매몰 콘택홀을 형성할 수 있는 구조(도면의 A, B)로 변형시킨 것이다.

도 7 내지 도 10은 상기 도 5의 레이아웃도를 VI -VI' 방향으로 절단(cross section)한 상태에서 커패시터 형성을 위한 매몰 콘택홀 형성 과정을 공정의 순서에 따라 도시한 단면도들이다.

도 7을 참조하면, 반도체기판(100) 상에 소자분리 공정을 진행하여 필드산화막(102)과 도 6에서 도시한 바와 같이 'T'자형의 활성영역을 형성하고 활성영역의 상부에 트랜지스터(도시않됨)와 같은 하부구조를 형성한다. 이어서, 상기 트랜지스터와 같은 하부구조물을 비트라인과 절연시키기 위한 제1 절연막(104)을 하부구조가 형성된 반도체 기판의 전면에 형성한다. 여기서, 제1 절연막(104)은 BPSG(Boron Phosphorus Silicate Glass)를 사용하여 7000∼13000Å의 두께로 형성하는 것이 적합하다.

도 8을 참조하면, 상기 제1 절연막(104)이 증착된 반도체기판의 전면에 불순물이 도핑된 도전물질인 폴리실리콘을 적층한다. 연속해서, 텅스텐을 증착후, 열처리공정을 진행하여 폴리실리콘과 텅스텐 실리사이드로 구성된 제1 도전층(106)을 형성한다. 이어서, 상기 제1 도전층(106)의 상부에 버퍼층(108), 예컨대 SiN, SiON, WNx막중에 하나를 100∼2000Å의 두께로 적층하고 플라즈마나 반응성 이온 식각(RIE: Reactive Ion Etch) 등의 건식식각을 이용하여 하부의 제1 도전층(106)과 버퍼층(108) 패터닝하여 비트라인(114) 패턴을 형성한다. 여기서, 비트라인(114) 패턴은 매몰 콘택홀 주변을 감싸도록 ''의 형태로 형성하였기 때문에 비트라인(114)의 폭(D2)은 종래의 것과 비교해서 더 넓은 폭을 갖는다.

도 9를 참조하면, 상기 비트라인(114) 패턴이 형성된 반도체기판의 전면에 막질이 치밀하면서 유동성이 강한 고온산화막(HTO: High Temperature Oxide)으로 구성된 제2 절연막(110)을 3000∼5000Å의 두께로 형성한다. 통상, 고온산화막은 750∼900℃의 온도 범위에서 형성한다. 여기서, 제1 절연막(110)이 유동성이 강하면서 점성이 낮은 특성을 갖기 때문에 제2 절연막(110)을 형성한 후에는 비트라인(114)과 인접하는 비트라인(114) 사이에는 단차가 형성되어 골짜기(109)가 발생하게 된다.

도 10을 참조하면, 상기 제2 절연막(110)이 형성된 결과물의 전면에 골짜기(109)를 이용하여 건식식각 공정을 진행하여 제2 절연막(110) 및 제1 절연막(104)의 일부를 제거하여 매몰 콘택홀(111)을 형성한다. 여기서 건식 식각을 진행할 때, 상기 버퍼층(108)은 하부의 제1 도전층(106)의 막질이 손상을 방지하는 보호막으로서의 역할을 수행할 뿐만 아니라, 제2 절연막이 에치백(etchbach)될 때, 식각저지층(etching stopper)으로서의 역할을 수행하게 된다. 또한 제1 절연막(104)인 BPSG(Boron Phosphorus Silicate Glass)막과, 제2 절연막(110)인 고온산화막(HTO)과의 식각선택비를 1.5∼2.5의 범위로 조절함으로써 상부의 제2 절연막(110)이 에치백(etch back)되면서 비트라인(114) 양측벽에 스페이서의 형태로 남게 되고 식각의 속도가 비교적 빠른 하부의 제1 절연막(104)에 매몰 콘택홀(111)이 자기정렬 방식으로 형성하게 된다. 더욱이, 비트라인(114)의 폭을 넓게 조절함으로써 사진 공정을 사용하지 않고 자기 정렬(self align) 방식에 의한 좀더 미세한 크기의 매몰 콘택홀(111)의 형성이 가능해지게 된다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, 매몰 콘택홀 형성시 사진 공정을 사용하지 않고 자기 정렬(Self align) 방식을 사용하여 콘택홀을 형성함으로써 수율을 향상시키고 소자 특성의 저하를 방지할 수 있는 반도체 장치의 매몰 콘택홀 형성방법을 구현할 수 있다.

Claims (11)

1. 'T'자형의 활성 영역 패턴을 갖는 반도체기판에 하부 구조를 형성하는 단계;

   상기 하부구조가 형성된 반도체기판에 제1 절연막을 형성하는 단계;

   상기 제1 절연막의 상부에 제1 도전층을 형성하는 단계;

   상기 제1 도전층의 상부에 버퍼층을 형성하는 단계;

   상기 제1 도전층 및 버퍼층을 패터닝하여 비트라인 패턴을 패터닝하는 단계;

   상기 비트라인 패턴이 정의된 반도체기판에 제2 절연막을 형성하는 단계;

   상기 제2 절연막에 식각 공정을 진행하여 자기 정열(self align) 방식으로 제1 절연막 및 제2 절연막의 일부를 식각하여 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
2. 제1항에 있어서, 상기 제1 절연막은 BPSG(Boron Phosphorus Silicate Glass)를 사용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
3. 제2항에 있어서, 상기 BPSG는 두께를 7000∼13000Å의 범위로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
4. 제1항에 있어서, 상기 버퍼층은 SiN, SiCN 및 WNx막 중에서 선택된 하나를 사용하여 형성하는 것을 특징으로 반도체 장치의 콘택홀 형성 방법.
5. 제1항에 있어서, 상기 버퍼층의 두께는 100∼2000Å의 범위로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
6. 제1항에 있어서, 상기 제1 도전층 및 버퍼층을 패터닝하여 비트라인 패턴을 패터닝하는 단계는 비트라인 패턴을 ''의 형태로 매몰 콘택홀을 감싸주는 모양으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
7. 제1항에 있어서, 상기 제1 도전막은 폴리실리콘막과 텅스텐 실리사이드를 사용하여 형성하는 것을 특징으로 반도체 장치의 콘택홀 형성방법.
8. 제1항에 있어서, 상기 제2 절연막은 750∼900℃의 온도 범위에서 형성한 고온산화막을 사용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
9. 제1항에 있어서, 상기 제2 절연막은 두께를 3000∼5000Å의 범위로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
10. 제1항에 있어서, 제1 절연막과 제2 절연막의 식각 선택비는 1.5∼2.5의 범위가 되도록 하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
11. 제1항에 있어서, 상기 제2 절연막에 식각 공정을 진행하는 방법은 건식식각으로 진행하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.