KR960005252B1

KR960005252B1 - 반도체 장치의 제조방법

Info

Publication number: KR960005252B1
Application number: KR1019920020972A
Authority: KR
Inventors: 박영훈; 박원모; 안지홍
Original assignee: 삼성전자주식회사; 김광호
Priority date: 1992-11-10
Filing date: 1992-11-10
Publication date: 1996-04-23
Also published as: KR940012622A

Abstract

내용 없음.

Description

반도체 장치의 제조방법

제1도 및 제2도는 하부 구조물이 조밀하게 형성되어 있는 반도체장치의 종래의 기술에 따른 평탄화 방법을 도시한 단면도들.

제3도는 하부 구조물이 멀리 이격되어 있는 반도체창지에 상기 제1도 및 제2도의 방법을 적용한 결과를 도시한 단면도.

제4도 내지 제8도는 종래의 기술로서 단차를 형성하는 공정을 복수회 반복하여 형성된 반도체장치의 평탄화 방법을 도시한 단면도들.

제9도 내지 제12도는 상기 제4도 내지 제8도에 의해 형성된 반도체장치의 문제점을 해결하기 위한 평탄화방법을 도시한 단면도들.

제13도는 상기 제9도 내지 제12도의 공정 중 제1물질층의 식각공정 후의 반도체장치의 단면을 SEM으로 찍은 단면도.

제14도는 상기 제13도의 A부분을 확대한 단면도.

제15도 내지 제17도는 본 발명의 제1실시예로서 하부 구조물이 멀리 이격되어 있는 반도체장치의 본 발명에 따른 평탄화방법을 도시한 단면도들.

제18도는 본 발명의 제2실시예를 도시한 단면도.

제19도 내지 제22도는 본 발명의 제3실시예를 도시한 단면도들.

제23도는 제22도 공정 후 그결과물의 단면을 SEM으로 찍은 단면도.

제24도 및 제25도는 본 발명의 제4실시예를 도시한 단면도들.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 평탄화방법에 관한 것이다.

반도체 장치는 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory)의 개발 이래, 3년에 4배의 비율로 집적도가 향상되어 디바이스의 고집적화, 고속화, 고기능화에 수반하여 소자펴면단차는 더욱 종횡비가 높아지고 복잡해지고 있다. 특히 하프 마이크론 세대에 들어서면서 미세화와 고전류밀도화의 요구에 따른 금속배선의 종횡비의 증가가 필요하게 되어, 이에 따른 따라서 평탄화는 리소그라피의 한계를 넓히고 신뢰성의 향상을 위해 매우 중요하게 되었다.

제1도 및 제2도는 하부 구조물이 조밀하게 형성되어 있는 반도체장치의 종래의 기술에 따른 평탄화 방법을 도시한 단면도들이다.

제1도는 반도체장치를 평탄화 시키기 위한 제1물질층(5)을 형성하는 공정을 도시한 것으로서, 소정의 간격(X1)을 유지하며 형성된 패턴(3)들이 위치하는 반도체기판(100)상에, 상기 제1물질층(5)을 구성하기 위한 절연물질로서 예를들면 BPSG(Boron-Phosphorus-Silicate-Glass)를 소정의 두께로 증착시키는 공정으로 진행된다.

제2도는 상기 제1물질층을 구성하고 있는 물질을 리플로우시켜 평탄화층을 형성하는 공정을 도시한 것으로서, 상기 제1물질층을 약 900℃ 정도의 온도에서 30분 내지 60분동안 리플로우(reflow)하여 평탄화층(5')을 형성하는 공정으로 진행된다.

제3도는 하부 구조물이 멀리 이격되어 있는 반도체장치에 상기 제1도 및 제2도의 방법을 적용하여, 반도체기판(100)상에 X1, X2의 간격으로 형성된 패턴(3)들의 상부에 평탄화를 위한 평탄화층(5')을 형성하는 공정을 도시한 것으로서, 제1도와 동일한 방범으로 평탄화층(5')을 형성하게 되면, 상기 패턴간의 간격이 X2와 같이 멀리 이격되어 있는 경우나 또는 패턴 형성이 끝나는 부분에서의 제1물질층의 바닥으로부터의 두께가 간격이 X1인 패턴간에 형성되는 제1물질층의 바닥으로부터의 두께보다 얇게 형성되어 평탄화 특성이 좋지 않게 된다.

이와 같은 문제점을 해결하기 위하뎌 1991년 8월 31일자로 공개된 대한민국특허 "공개번호 91-15046"에서는 단차를 형성하는 패턴이 위치하는 반도체기판상에 절연물질을 도포하고 플로우하는 공정을 복수회 반복하는 방법을 사용하고 있는데, 이방법을 제4도 내지 제8도를 참조하여 설명하면 다음과 같다.

제4도는 반도체기판(100)상에 X1, X2의 간격으로 단차를 형성하명 위치하는 패턴(3)들의 상부에 평탄화를 위한 제1물질층(7)을 형성하는 공정을 도시한 것으로서, X1과 X2의 간격을 유지하며 단차를 형성하고 있는 패턴(3)들이 위치하는 반도체기판(100)상에, 상기 제1물질층(7)을 구성하기 위한 물질로서, 예를들면 절연물질로 BPSG를 소정의 두께로 도포하는 공정으로 진행된다.

제5도는 상기 제1물질층을 구성하고 있는 물질을 플로우시켜 제1평탄화층(7')을 형성하는 공정을 도신한 것으로서, 상기 제1물질층을 소정의 돈도에서 플로우하여 제1평탄화층(7')을 형성하는 공정으로 진행된다.

제6도는 제2물질층을 형성하는 공정을 도시한 것으로서, 상기 제1평탄화층(7')의 전면에 다시 제2물질층(9)을 형성하기 위한 물질로서, 예를들면 절연물질로서 상기 제1물질층과 동일한 BPSG를 소정의 두께로 도포하는 공정으로 진행된다.

제7도는 제2평탄화층을 형성하는 공정을 도시한 것으로서, 상기 제2물질층을 다시 플로우하여 제2평탄화층(9')을 형성하는 공정으로 진행된다.

제8도는 종래의 방법에 따른 평탄화 공정 후 반도체 장치의 단면을 셈으로 찍은 단면도이다.

본 제8도에서는 셀어레이영역(③)과 주변회로영역(①) 및 상기 셀어레이영역(③)과 주변회로영역(①) 사이의 경제영역(②)에서 볼수 있듯이, 상기와 같은 방법들은 제1도 및 제2도와 같이 반도체기판 상부의 구조물들이 멀리 이격되어 있지 않은 경우에는 평탄도가 양호하여 별다른 문제점이 없지만, 반도체기판 상부에 위치하는 단차가 있는 구조물간의 간격이 멀리 이격되어 있는 경우 그 평탄도가 떨어지게 되고 후속공정인 금속배선 공정시 단차에 의해 배선이 끊어지거나 나칭(notching)현상이 발생하는 문제점이 있다.

이를 해결하기 위하여 단차를 형성하는 패턴들이 멀리 이격되어 있는 경우 포토레지스터 패턴을 형성하여 평탄화를 꾀하는 방법이 있는데, 제9도 내지 제12도를 참조하여 간단히 설명하면 다음과 같다.

제9도는 반도체장치의 캐패시터를 형성하는 공정을 도시한 것으로서, 필드산화막(105)에 의해 활성영역 및 비활성영역으로 구분되는 반도체기판(100)의 상기 활성영역에, 소오스/드레인(source/drain)영역(14)과 게이트전극(10)을 구비하는 트랜지스터를 형성한 후, 결과를 전면에 조전층(이후의 공정에 의해 제조됨)들로부터 상기 트랜지스터를 절연시키기 위한 절연층(14)을 형성하는 공정, 소오스/드레인영역(14) 상에 적층되어 있는 물질들을 제거하여 상기 소오스영역을 포면으로 노출시킴으로써 스토리지전극을 소오스영역에 접촉시키기 위한 콘택홀을 형성하는 공정, 결과물 전면에, 예를들면 불순물이 도우프 된 다결정실리콘과 같은 도전물질을 소정의 두께로 증착한 후 패턴닝하여 스토리지전극(16)을 형성하는 공정, 상기 스토리지전극(16) 상에 유전물질을 증착시켜 유전체막(18)을 형성하는 공정과 결과물 전면에, 예를들면 불순물이 도우프된 다결정실리콘과 같은 도전물질을 소정의 두께로 증착한 후 패터닝하여 플레이트전극(20)을 형성하는 공정으로 진행된다.

제10도는 상기 플레이트 전극(20)형성 공정을 거친 구조물을 평탄화시키기 위한 제1물질층을 형성하는 공정을 도시한 것으로서, 먼저 상기 플레이트전극(20) 상에 상기 플레이트전극(20)을 보호하기 위한 보호절연막으로서, 예를들면 절연체인 열적성장 산화막(HTO:High Temperature oxide) 또는 CVD(Chemical Vapor Deposition) 산화막을 소정의 두께로 도포하여 보호절연막(21)을 형성하는 공정, 상기 보호절연막(21) 상에 평탄화를 위한 제1물질층(22)을 구성하기 위한 물질로서, 예를들면 절연물질로서 BPSG를 소정의 두께로 도포하는 공정 및 상기 제9도의 공정을 거쳐 형성된 셀어레이영역을 제외한 영역의 제1물질층(22) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 포토레지스트패턴(24)을 형성하는 공정으로 진행된다.

제11도를 참조하면, 제2물질층을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴을 마스크로 하여 상기 제1물질층(22')을 선택적으로 습식식각한 후 상기 포토레지스트패턴을 제거하는 공정, 결과물 전면에 제2물질층(26)을 형성하기위한 물질로서, 예를들면 상기 제1물질층(22')과 동일한 물질인 BPSG를 소정의 두께로 도포하여 제2물질층(26)을 형성하는 공정으로 진행된다.

제12도는 상기 제1물질층 및 제2물질층을 플로우하여 평탄화층(28)을 형성하는 공정을 도시한 것이다.

이러한 방법의 경우, 상기 패터닝된 제1물질층(22')은 셀어레이영역에 형성된 구조물들에 의하여 발생하는 경계영역상과의 단차를 줄이므로써 반도체장치의 표면을 평탄화시켜 후속공정인 금속 배선 공정에서의 불량을 방지할 수 있으나, 상기 제1물질층의 식각 공정 후의 반도체장치의 단면을 셈으로 찍은 단면도인 제13도에서 볼 수 있는 것처럼, 상기 제1물질층의 식각공정시에 식각량을 적절하게 조절하지 못하면 상기 플레이트전극을 보호하기 위한 보호절연막이 함께 식각되는 문제점이 있다.

제14도는 상기 제13도의 A부분을 확대한 단면도이다.

상기 프레이트전극(20) 상부에 형성되어 있는 플레이트전극 보호절연막(21)은, 상기 BPSG로 구성된 제1물질층이 보론(B)과 인(P) 이온이 도핑됨에 따라 일반적으로 절연체인 열적성장 산화막(HTO:High Temperature oxide)또는 CVD(Chemical Vapor Deposition)산화막을 사용하여 상기 플레이트전극(20)을 도체와 분리시키는 역할을 하는데, 상기 제1물질층의 식각공정시에 식각량을 적절하게 조절하지 못하면 상기 제1물질층과 함께 식각되게 되는 것이다.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 평탄화 특성이 뛰어난 반도체장치의 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 제조방법은, 단층을 형성하며 상호간의 위치가 멀리 이격되어있는 소정수의 구조물을 포함하고 소정의 간격으로 제1패턴이 형성되어 있는 반도체기판상에, 상기 제1패턴을 보호하기 위한 제1절연층을 형성하는 공정, 상기 제1절연층의 상부에 제1물질층을 형성하는 공정, 상기 제1패턴 상호간의 위치가 멀리 이격되어 단차가 심하게 형성된 제1물질층의 상부에 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트 패턴을 마스크로하여 상기 제1패턴 상부에 일정두께만을 남기도록식각하여 상기 제1패턴의 상부가 더 낮은 단차를 형성하도록 하는 공정, 상기 포토레지스트 패턴을 제거하는 공정, 상기 제1패턴 상부의 제1물질층상에 제2패턴을 형성하는 공정, 및 상기 제2패턴 형성 공정후 결과물 전면에 제2물질층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 다른 제조방법은, 활성영역과 비활성영역을 분리하기 위한 필드산화막을 형성하는 공정과 게이트 및 소오스/드레인 영역으로 이루어지는 트랜지스터를 형성하는 공정과 상기 트랜지스터를 절연시키기 위한 제1절연막을 형성하는 공정과 상기 제1절연막을 식각하여 상기 트랜지스터의 소오스 영역상에 비트라인을 형성하는 공정으로 이루어진 반도체장치의 제조방법에 있어서, 상기 비트라인 형성공정후 결과물 전면에 제1물질층을 형성하는 공정, 셀어레이 영역상의 제1물질층을 소정깊이 식각하여 주변회로영역의 단차보다 낮게 형성하는 공정, 상기 제1물질층의 일부영역을 식각하여 상기 소오스/드레인 영역의 반도체기판을 노출시켜 콘택홀을 형성하는 공정, 상기 제1물질층의 상부에 콘택홀과 접촉하는 스토리지전극을 형성하는 공정, 상기 스토리지전극 상부에 유전체막을 형성하는 공정, 상기 유전체막 상부에 플레이트전극을 형성하는 공정, 상기 플레이트전극 상부에 플레이트전극을 보호하기 위한 제2절연막을 형성하는 공정, 및 상기 제2절연막 상부에 제2물질층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.

제15도 내지 제17도는 본 발명의 제1실시예로서 하부 구조물이 멀리 이격되어 있는 반도체장치의 본 발명에 따른 평탄화방법을 도시한 단면도들이다.

제15도는 하지층 또는 반도체기판(100)상에 상호간의 거리가 X1으로 이격되어 있는 하부패턴(3), 상기 하부패턴의 영역으로부터는 패턴 형성이 끝나거나 또는 평탄화가 불가능한거리(X2)로 이격되어 있는 위치에 다른 패턴(도시하지 않음)이 형성되어 있다. 이때 상기 하부패턴(3)은 다결정실리콘 또는 텅스텐 실리사이드로 이루어지고, 상기 하부패턴(3)을 보호하기 위한 제1절연막을 형성하기 위한 물질로서, 예를들면 저온산화막(LTO:Low Temperature Oxide), BPSG, (Undoped Silica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Slicate), PE-SiH₄(Plasma Enhanced mono silan)를 사용하며, 특히 하부패턴(3)이 다결정실리콘의 경우에는 HTO, PE-TEOS 또는 PE-SiH₄를 소정의 두께로 도포하여 상기 제1절연막(도시하지 않음)을 형성한다.

제16도는 상기 하부패턴(3)들이 형성되어 있는 구조물 전면에 상기 제1물질층을 형성하기 위한 물질로서 예를들면, 습식식각이나 건식식각이 모두 가능한 BPSG 또는 저온산화막을 약 t₁+t₂(상기 하부패턴의 높이를 t₁, 후속공정에 의해 형성 될상부패턴(제17도의 참조부호 34)의 높이를 t₂로 함)정도의 두께로 도포하여 제1물질층(30)을 형성하는 공정, 셀어레이 영역에 대응되는 영역(X3)이외의 영역(X4)에 포토레지스트를 도포, 마스크 노광 및 현상하여 포토레지스트 패턴(32)을 형성하는 공정으로 진행된다.

제17도는 상기 포토레지스트 패턴을 마스크로하여 상기 셀어레이 영역(X3)의 제1물질층(30)을 약(1/4)t~(1/3)t 정도 건식 또는 습식식각하고, X4 영역상부의 포토레지스트 패턴을 제거하는 공정, 상기 셀어레이 영역에 남아있는 제1물질층 상부에 상부 패턴구조물(34)을 형성하는 공정, 상기 결과물 전면에 제2물질층을 형성하기 위한 물질로서 BPSG 또는 저온산화막을 약 2000Å~3000Å 정도의 두께로 도포하여 상기 제2물질층(35)을 형성하는 공정, 상기 X4영역에 남아 있는 제1물질층 및 상기 제2물질층(35)을 800℃~900℃ 정도의 온도에서 플로우하여 평탄화층(36)을 형성하는 공정으로 진행된다.

이때 상기 제1물질층(30)은 상기 제2물질층을 형성하기 전에 먼저 800℃~900℃ 정도의 온도에서 플로우할 수 있다.

제18도는 본 발명의 제2실시예로서 상기 제15도 및 제16도의 공정을 거쳐 형성된 구조물에서 상기 셀어레이영역의 제1물질층(30)을 모두 건식식각 또는 습식식각하여 제거하는 공정, 결과물 전면에 다시 제2물질층을 형성하기 위한 물질로서, 절연물질인 BPSG 또는 HTO를 소정의 두께로 증착시켜 제2물질층을 형성하는 공정, 상기 셀어레이영역의 제2물질층 상부에 제3물질층을 형성하기 위한 물질로서 예를들면 BPSG를 소정의 두께로 도포하는 공정, 상기 제1물질층, 제2물질층 및 제3물질층을 제17도와 동일한 조건에서 플로우하여 평탄화층(37)을 형성하는 공정으로 진행된다.

제19도 내지 제22도는 본 발명의 제3실시예로서, 본 발명의 제1실시예를 디램(DRAM:Dynamic Random Access Memory)소자의 제조에 적용한 단면도들이다.

제19도는 필드산화막(105)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판의 상기 활성영역에, 소오스/드레인영역(42)을 공유하고 게이트전극(40)을 구비하는 트랜지스터를 형성하는 공정, 결과물 전면에 상기 트랜지스터를 다른 도전층들로부터 절연시키기 위한 제1절연층(46)을 형성하는 공정, 비트라인(48)을 형성하는 공정으로 진행되며, 결과물은 셀어레이영역과 경계영역과 주변회로영역으로 구분된다.

제20도는 상기 제19도의 공정 후 결과물 전면에 제1물질층을 형성하기 위한 물질로서, 예를들면 절연물질인 BPSG를 약 6000Å~8000Å 정도의 두께로 도포하여 제1물질층을 형성하는 공정, 상기 제1물질층과 그 하부에 형성되어 있는 구조물과의 평탄도를 유지하기 위하여 상기 제1물질층을 약 800℃~900℃ 정도의 온도에서 플로우하여 제1평탄화층(50)을 형성하는 공정, 상기 주변회로영역의 제1평탄화층(50) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 포토레지스트 패턴(52)을 형성하는 공정으로 진행된다.

제21도는 상기 포토레지스트 패턴을 마스크로하여 상기 셀어레이 영역의 제1평탄화층(50)을 상기 비트라인(48)의 상부에 t₃의 두께만큼만 남기고 모두 식각하는 공정, 상기 포토레지스트 패턴을 제거하는공정, 상기 소오스/드레인 영역(42)상의 제1평탄화층(50) 및 제1절연층(46)을 선택적으로 식각하여 상기 소오스 영역을 노출시킴으로써 콘택홀을 형성하는 공정으로 진행된다.

제22도는 결과물 전면에 제1도전층을 형성하기 위한 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 약 4000Å~5000Å 정도의 두께로 도포하여 제1도전층을 형성하는 공정, 상기 제1도전층을 패터닝하여 스토리지 전극(54)을 형성하는 공정, 상기 스토리지 전극(54) 상부에 유전물질을 증착시켜 유전체막(56)을 형성하는 공정, 결과물 전면에 제2도전층을 형성하기 위한 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 소정의 두께로 도포하여 제2도전층을 형성하는 공정, 상기 제2도전층을 패터닝하여 플레이트 전극(58)을 형성하는 공정, 상기 플레이트 전극(58) 상부에 플레이트 전극을 보호하기 위해 제2절연층을 형성하기 위한 절연물질로서, 예를들면 HTO를 소정의 두께로 도포하여 제2절연층(60)을 형성하는 공정, 결과물 전면에 제2물질층을 형성하기 위한 물질로서, 상기 제1물질층과 동일한 절연특성을 갖는 물질인 BPSG 또는 저온산화막을 약 3000Å~4000Å 정도의 두께로 도포하여 제2물질층(62)을 형성함으로써 셀어레이 영역과 주변회로 영역간의 단차를 평탄화시키는 공정으로 진행된다.

제23도는 제22도 공정 후 그 결과물의 단면을 셈으로 찍은 단면도이다.

제24도 및 제25도는 본 발명의 제4실시예로서, 본 발명의 제2실시예를 디램소자의 제조에 적용한 단면도들이다.

제24도는 상기 제19 도 및 제20도의 공정을 거쳐 형성된 구조물의 상기 셀어레이영역의 제1물질층(49)을 모두 건식식각 또는 습식식각하여 제거하는 공정, 상기 포토레지스트 패턴을 제거하는 공정, 결과물 전면에 다시 제2물질층을 형성하기 위한 물질로서, 절연물질인 BPSG 또는 HTO를 약 2000Å~3000Å 정도의 두께로 증착시키켜 제2물질층(50)을 형성하는 공정, 상기 제2물질층(50)을 선택적으로 식각하여 콘택홀을 형성하는 공정으로 진행된다.

제25도는 결과물 전면에 상기 제22도와 동일한 방법으로 스퇴지전극(54), 유전체막(56), 플레이트전극(58), 및 제2절연층(60)을 형성하는 공정, 상기 제2절연층(50) 상부에 제3물질층을 형성하기 위한 물질로서 상기 제2물질층(50)과 동일한 절연특성을 갖는 물질을 소정의 두께로 도포하여 제3물질층을 제17도와 동일한 조건에서 플로우하여 결과물을 평탄화하는 공정으로 진행된다.

따라서 본 발명에 따른 평탄화 방법은, 단차를 형성하는 패턴이 끝나는 영역의 심한 단차나 패턴과 패턴과의 거리가 멀리 이격되어 있어 심한 단차를 나타내는 경우에도 완만한 평탄화를 가능하게 함으로써 후속 공정인 금속배선공정을 금속배선의 끊어짐이 없이 안정하게 실시할 수 있고, 패턴의 상부에 위치하는 평탄화층의 식각공정시 상기 패턴을 보호하기 위한 보호절연막이 제거되는 것을 방지하여 패턴과 평탄화층을 구성하고 있는 물질인 BPSG와의 반응부담을 최소화함으로써, 특히 반도체 메모리장치의 고집적화 및 대용량화에 매우 유리하다.

본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.

Claims

단층을 형성하며 상호간의 위치가 멀리 이격되어있는 소정수의 구조물을 포함하고 소정의 간격으로 제1패턴이 형성되어 있는 반도체기판상에, 상기 제1패턴을 보호하기 위한 제1절연층을 형성하는 공정, 상기 제1절연층의 상부에 제1물질층을 형성하는 공정, 상기 제1패턴 상호간의 위치가 멀리 이격되어 단차가 심하게 형성된 제1물질층의 상부에 포토레지스트패턴을 형성하는 공정, 상기 포토레지스트패턴을 마스크로하여 상기 제1패턴 상부에 일정두께만을 남기도록 식각하여 상기 제1패턴의 상부가 더 낮은 단차를 형성하도록 하는 공정, 상기 포토레지스트 패턴을 제거하는 공정, 상기 제1패턴 상부의 제1물질층상에 제2패턴을 형성하는 공정, 및 상기 제2패턴 형성 공정후 결과물 전면에 제2물질층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 제1패턴과 제2패턴은 동일수직선상에 위치하도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기제1패턴과 제2패턴을 구성하는 물질은 다결정실리콘 또는 텅스텐 실리 사이드임을 특징으로 하는 반도체장치의 제조방법.
제1항에있어서, 상기 제1절연층을 구성하는 물질은 저온산화막, PE-TEOS, PE-SiH₄, USG 또는 PSG임을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 제1물질층 및 제2물질층을 구성하는 물질은 BPSG임을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 제1패턴의 불순물이 도핑된 다결정실리콘으로 구성되는 경우에는, 상기 제1물질층의 형성공정 이전에 불순물이 도핑되지 않은 HTO, PE-SiH₄또는 PE-TEOS와 같은 물질을 소정의 두께로 도포하는 공정을 추가함으로써 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 제2물질층 형성 공정 후, 제1물질층 및 제2물질층을 800℃~900℃에서 플로우하는 공정을 추가함으로써 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
제1항에 있어서, 상기 제1물질층을 식각하는 공정은 상기 포토레지스트 패턴을 마스크로하여 선택적으로 상기 제1물질층을 반도체기판이 노출되도록 식각하는 공정 후, 상기 제2패턴을 형성하는 공정 이전에 상기 제1물질층이 식각된 구조물 전면에 제3물질층을 형성하는 공정을 추가함으로써 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
활성영역과 비활성영역을 분리하기 위한 필드산화막을 형성하는 공정과 게이트 및 소오스/드레인 영역으로 이루어지는 트랜지스터를 형성하는 공정과 상기 트랜지스터를 절연시키기 위한 제1절연막을 형성하는 공정과 상기 제1절연막을 식각하여 상기 트랜지스터의 소오스 영역상에 비트라인을 형성하는 공정으로 이루어진 반도체장치의 제조방법에 있어서, 상기 비트라인 형성공정 후 결과물 전면에 제1물질층을 형성하는 공정, 셀어레이 영역상의 제1물질층을 소정깊이 식각하여 주변회로영역의 단차보다 낮게 형성하는 공정, 상기 제1물질층의 일부영역을 식각하여 상기 소오스/드레인 영역의 반도체기판을 노출시켜 콘택홀을 형성하는 공정, 상기 제1물질층의 상부에 콘택홀과 접촉하는 스토리지전극을 형성하는 공정, 상기 스토리지전극 상부에 유전체막을 형성하는 공정, 상기 유전체막 상부에 플레이트전극을 형성하는 공정, 상기 플레이트전극 상부에 플레이트전극을 보호하기 위한 제2절연막을 형성하는 공정, 및 상기 제2절연막 상부에 제2물질층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
제9항에 있어서, 상기 제1물질층을 식각하는 공정은 상기 셀어레이 영역상의 제1물질층을 반도체기판이 노출되도록 식각하는 공정 후, 상기 스토리지전극을 형성하는 공정 이전에 상기 제1물질층이 식각된 구조물 전면에 제3물질층을 형성하는 공정을 추가함으로써 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.