KR960005252B1 - Manufacture of semiconductor device - Google Patents
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Abstract
Description
제1도 및 제2도는 하부 구조물이 조밀하게 형성되어 있는 반도체장치의 종래의 기술에 따른 평탄화 방법을 도시한 단면도들.1 and 2 are cross-sectional views showing a planarization method according to the related art of a semiconductor device in which a lower structure is densely formed.
제3도는 하부 구조물이 멀리 이격되어 있는 반도체창지에 상기 제1도 및 제2도의 방법을 적용한 결과를 도시한 단면도.3 is a cross-sectional view showing the result of applying the method of FIGS. 1 and 2 to a semiconductor window in which the lower structure is far apart.
제4도 내지 제8도는 종래의 기술로서 단차를 형성하는 공정을 복수회 반복하여 형성된 반도체장치의 평탄화 방법을 도시한 단면도들.4 to 8 are cross-sectional views showing a planarization method of a semiconductor device formed by repeating a step of forming a step as a conventional technique a plurality of times.
제9도 내지 제12도는 상기 제4도 내지 제8도에 의해 형성된 반도체장치의 문제점을 해결하기 위한 평탄화방법을 도시한 단면도들.9 through 12 are cross-sectional views illustrating planarization methods for solving the problems of the semiconductor device formed by FIGS. 4 through 8.
제13도는 상기 제9도 내지 제12도의 공정 중 제1물질층의 식각공정 후의 반도체장치의 단면을 SEM으로 찍은 단면도.FIG. 13 is a cross-sectional view taken through a SEM of a semiconductor device after an etching process of a first material layer during the processes shown in FIGS. 9 to 12;
제14도는 상기 제13도의 A부분을 확대한 단면도.14 is an enlarged cross-sectional view of portion A of FIG.
제15도 내지 제17도는 본 발명의 제1실시예로서 하부 구조물이 멀리 이격되어 있는 반도체장치의 본 발명에 따른 평탄화방법을 도시한 단면도들.15 to 17 are cross-sectional views illustrating a planarization method according to the present invention of a semiconductor device in which a lower structure is spaced apart as a first embodiment of the present invention.
제18도는 본 발명의 제2실시예를 도시한 단면도.18 is a sectional view showing a second embodiment of the present invention.
제19도 내지 제22도는 본 발명의 제3실시예를 도시한 단면도들.19 to 22 are cross-sectional views showing a third embodiment of the present invention.
제23도는 제22도 공정 후 그결과물의 단면을 SEM으로 찍은 단면도.23 is a cross-sectional view taken in SEM of the resultant after the FIG. 22 process.
제24도 및 제25도는 본 발명의 제4실시예를 도시한 단면도들.24 and 25 are cross-sectional views showing a fourth embodiment of the present invention.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 평탄화방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a planarization method.
반도체 장치는 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory)의 개발 이래, 3년에 4배의 비율로 집적도가 향상되어 디바이스의 고집적화, 고속화, 고기능화에 수반하여 소자펴면단차는 더욱 종횡비가 높아지고 복잡해지고 있다. 특히 하프 마이크론 세대에 들어서면서 미세화와 고전류밀도화의 요구에 따른 금속배선의 종횡비의 증가가 필요하게 되어, 이에 따른 따라서 평탄화는 리소그라피의 한계를 넓히고 신뢰성의 향상을 위해 매우 중요하게 되었다.Since the development of the DRAM (Dynamic Random Access Memory) has increased the density at a rate of four times in three years, the semiconductor device has a higher aspect ratio and complexity due to the higher integration, higher speed, and higher functionality of the device. have. Particularly in the half-micron generation, it is necessary to increase the aspect ratio of the metal wiring according to the demand for miniaturization and high current density, and accordingly, planarization has become very important for widening the limit of lithography and improving reliability.
제1도 및 제2도는 하부 구조물이 조밀하게 형성되어 있는 반도체장치의 종래의 기술에 따른 평탄화 방법을 도시한 단면도들이다.1 and 2 are cross-sectional views showing a planarization method according to the related art of a semiconductor device in which a lower structure is densely formed.
제1도는 반도체장치를 평탄화 시키기 위한 제1물질층(5)을 형성하는 공정을 도시한 것으로서, 소정의 간격(X1)을 유지하며 형성된 패턴(3)들이 위치하는 반도체기판(100)상에, 상기 제1물질층(5)을 구성하기 위한 절연물질로서 예를들면 BPSG(Boron-Phosphorus-Silicate-Glass)를 소정의 두께로 증착시키는 공정으로 진행된다.FIG. 1 illustrates a process of forming a first material layer 5 for planarizing a semiconductor device, and on a semiconductor substrate 100 on which patterns 3 formed while maintaining a predetermined distance X1 are located. As an insulating material for forming the first material layer 5, for example, BPSG (Boron-Phosphorus-Silicate-Glass) is deposited to a predetermined thickness.
제2도는 상기 제1물질층을 구성하고 있는 물질을 리플로우시켜 평탄화층을 형성하는 공정을 도시한 것으로서, 상기 제1물질층을 약 900℃ 정도의 온도에서 30분 내지 60분동안 리플로우(reflow)하여 평탄화층(5')을 형성하는 공정으로 진행된다.FIG. 2 illustrates a process of reflowing a material constituting the first material layer to form a planarization layer, wherein the first material layer is reflowed at a temperature of about 900 ° C. for 30 to 60 minutes. reflow) to form the planarization layer 5 '.
제3도는 하부 구조물이 멀리 이격되어 있는 반도체장치에 상기 제1도 및 제2도의 방법을 적용하여, 반도체기판(100)상에 X1, X2의 간격으로 형성된 패턴(3)들의 상부에 평탄화를 위한 평탄화층(5')을 형성하는 공정을 도시한 것으로서, 제1도와 동일한 방범으로 평탄화층(5')을 형성하게 되면, 상기 패턴간의 간격이 X2와 같이 멀리 이격되어 있는 경우나 또는 패턴 형성이 끝나는 부분에서의 제1물질층의 바닥으로부터의 두께가 간격이 X1인 패턴간에 형성되는 제1물질층의 바닥으로부터의 두께보다 얇게 형성되어 평탄화 특성이 좋지 않게 된다.FIG. 3 illustrates the method of FIGS. 1 and 2 applied to a semiconductor device having a lower structure spaced apart from each other, so as to planarize the upper portions of the patterns 3 formed on the semiconductor substrate 100 at intervals of X1 and X2. When the planarization layer 5 'is formed by the same method as in FIG. 1, the planarization layer 5' is formed. The thickness from the bottom of the first material layer at the end portion is formed thinner than the thickness from the bottom of the first material layer formed between the patterns having the interval X1, so that the planarization characteristics are not good.
이와 같은 문제점을 해결하기 위하뎌 1991년 8월 31일자로 공개된 대한민국특허 "공개번호 91-15046"에서는 단차를 형성하는 패턴이 위치하는 반도체기판상에 절연물질을 도포하고 플로우하는 공정을 복수회 반복하는 방법을 사용하고 있는데, 이방법을 제4도 내지 제8도를 참조하여 설명하면 다음과 같다.In order to solve this problem, the Korean Patent Publication No. 91-15046 published on August 31, 1991, applies a plurality of steps of applying and flowing an insulating material on a semiconductor substrate on which a pattern forming a step is located. A repeating method is used, which will be described below with reference to FIGS. 4 to 8.
제4도는 반도체기판(100)상에 X1, X2의 간격으로 단차를 형성하명 위치하는 패턴(3)들의 상부에 평탄화를 위한 제1물질층(7)을 형성하는 공정을 도시한 것으로서, X1과 X2의 간격을 유지하며 단차를 형성하고 있는 패턴(3)들이 위치하는 반도체기판(100)상에, 상기 제1물질층(7)을 구성하기 위한 물질로서, 예를들면 절연물질로 BPSG를 소정의 두께로 도포하는 공정으로 진행된다.FIG. 4 illustrates a process of forming a first material layer 7 for planarization on the semiconductor substrate 100 on top of the patterns 3 positioned at the intervals of X1 and X2. On the semiconductor substrate 100 on which the patterns 3 forming the steps are spaced at intervals of X2, the BPSG is defined as a material for forming the first material layer 7, for example, an insulating material. It proceeds to the process of apply | coating to the thickness of.
제5도는 상기 제1물질층을 구성하고 있는 물질을 플로우시켜 제1평탄화층(7')을 형성하는 공정을 도신한 것으로서, 상기 제1물질층을 소정의 돈도에서 플로우하여 제1평탄화층(7')을 형성하는 공정으로 진행된다.FIG. 5 illustrates a process of forming a first leveling layer 7 'by flowing a material constituting the first material layer. The first leveling layer is formed by flowing the first material layer at a predetermined degree. It progresses to the process of forming (7 ').
제6도는 제2물질층을 형성하는 공정을 도시한 것으로서, 상기 제1평탄화층(7')의 전면에 다시 제2물질층(9)을 형성하기 위한 물질로서, 예를들면 절연물질로서 상기 제1물질층과 동일한 BPSG를 소정의 두께로 도포하는 공정으로 진행된다.FIG. 6 illustrates a process of forming a second material layer, which is a material for forming the second material layer 9 again on the entire surface of the first leveling layer 7 ', for example, as an insulating material. The process of applying the same BPSG as the first material layer to a predetermined thickness is performed.
제7도는 제2평탄화층을 형성하는 공정을 도시한 것으로서, 상기 제2물질층을 다시 플로우하여 제2평탄화층(9')을 형성하는 공정으로 진행된다.FIG. 7 illustrates a process of forming a second planarization layer, which proceeds to a process of forming the second planarization layer 9 'by reflowing the second material layer.
제8도는 종래의 방법에 따른 평탄화 공정 후 반도체 장치의 단면을 셈으로 찍은 단면도이다.FIG. 8 is a cross-sectional view of the semiconductor device after the planarization process according to the conventional method.
본 제8도에서는 셀어레이영역(③)과 주변회로영역(①) 및 상기 셀어레이영역(③)과 주변회로영역(①) 사이의 경제영역(②)에서 볼수 있듯이, 상기와 같은 방법들은 제1도 및 제2도와 같이 반도체기판 상부의 구조물들이 멀리 이격되어 있지 않은 경우에는 평탄도가 양호하여 별다른 문제점이 없지만, 반도체기판 상부에 위치하는 단차가 있는 구조물간의 간격이 멀리 이격되어 있는 경우 그 평탄도가 떨어지게 되고 후속공정인 금속배선 공정시 단차에 의해 배선이 끊어지거나 나칭(notching)현상이 발생하는 문제점이 있다.In FIG. 8, as shown in the cell array region ③ and the peripheral circuit region ① and the economic region ② between the cell array region ③ and the peripheral circuit region ①, the above methods are described in FIG. If the structures on the upper surface of the semiconductor substrate are not far apart, as shown in FIGS. 1 and 2, the flatness is good, and there is no problem. However, when the distance between the structures having the steps located on the upper surface of the semiconductor substrate is far apart, There is a problem that the degree falls and the wiring is broken or notching occurs due to the step in the metallization process, which is a subsequent process.
이를 해결하기 위하여 단차를 형성하는 패턴들이 멀리 이격되어 있는 경우 포토레지스터 패턴을 형성하여 평탄화를 꾀하는 방법이 있는데, 제9도 내지 제12도를 참조하여 간단히 설명하면 다음과 같다.In order to solve this problem, when the patterns forming the step are spaced apart from each other, there is a method of forming a photoresist pattern to planarize. Referring to FIGS. 9 to 12, the method will be described below.
제9도는 반도체장치의 캐패시터를 형성하는 공정을 도시한 것으로서, 필드산화막(105)에 의해 활성영역 및 비활성영역으로 구분되는 반도체기판(100)의 상기 활성영역에, 소오스/드레인(source/drain)영역(14)과 게이트전극(10)을 구비하는 트랜지스터를 형성한 후, 결과를 전면에 조전층(이후의 공정에 의해 제조됨)들로부터 상기 트랜지스터를 절연시키기 위한 절연층(14)을 형성하는 공정, 소오스/드레인영역(14) 상에 적층되어 있는 물질들을 제거하여 상기 소오스영역을 포면으로 노출시킴으로써 스토리지전극을 소오스영역에 접촉시키기 위한 콘택홀을 형성하는 공정, 결과물 전면에, 예를들면 불순물이 도우프 된 다결정실리콘과 같은 도전물질을 소정의 두께로 증착한 후 패턴닝하여 스토리지전극(16)을 형성하는 공정, 상기 스토리지전극(16) 상에 유전물질을 증착시켜 유전체막(18)을 형성하는 공정과 결과물 전면에, 예를들면 불순물이 도우프된 다결정실리콘과 같은 도전물질을 소정의 두께로 증착한 후 패터닝하여 플레이트전극(20)을 형성하는 공정으로 진행된다.9 shows a process of forming a capacitor of a semiconductor device, in which a source / drain is formed in the active region of the semiconductor substrate 100 which is divided into an active region and an inactive region by the field oxide film 105. After forming the transistor including the region 14 and the gate electrode 10, the result is formed on the front surface to form an insulating layer 14 to insulate the transistor from the unsupported layers (manufactured by the following process). Process, forming a contact hole for contacting the storage electrode with the source region by removing the material stacked on the source / drain region 14 and exposing the source region to the surface, for example, impurities on the entire surface of the resultant Depositing a conductive material, such as the doped polycrystalline silicon, to a predetermined thickness and then patterning to form a storage electrode 16, a dielectric material on the storage electrode 16 To form the dielectric film 18 by depositing a dielectric film 18 and depositing a conductive material such as polycrystalline silicon doped with impurities to a predetermined thickness on the entire surface of the resultant, and then patterning and forming the plate electrode 20. Proceeds.
제10도는 상기 플레이트 전극(20)형성 공정을 거친 구조물을 평탄화시키기 위한 제1물질층을 형성하는 공정을 도시한 것으로서, 먼저 상기 플레이트전극(20) 상에 상기 플레이트전극(20)을 보호하기 위한 보호절연막으로서, 예를들면 절연체인 열적성장 산화막(HTO:High Temperature oxide) 또는 CVD(Chemical Vapor Deposition) 산화막을 소정의 두께로 도포하여 보호절연막(21)을 형성하는 공정, 상기 보호절연막(21) 상에 평탄화를 위한 제1물질층(22)을 구성하기 위한 물질로서, 예를들면 절연물질로서 BPSG를 소정의 두께로 도포하는 공정 및 상기 제9도의 공정을 거쳐 형성된 셀어레이영역을 제외한 영역의 제1물질층(22) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 포토레지스트패턴(24)을 형성하는 공정으로 진행된다.FIG. 10 illustrates a process of forming a first material layer for planarizing a structure that has undergone the plate electrode 20 forming process. First, to protect the plate electrode 20 on the plate electrode 20. A protective insulating film is formed by applying, for example, a thermal growth oxide (HTO) or chemical vapor deposition (CVD) oxide film as an insulator to a predetermined thickness to form the protective insulating film 21. The protective insulating film 21 As a material for forming the first material layer 22 for planarization on the substrate, for example, an insulating material is applied to the BPSG to a predetermined thickness, and a region other than the cell array region formed through the process of FIG. A process of forming a photoresist pattern 24 by applying, mask exposing and developing a photoresist on the first material layer 22 is performed.
제11도를 참조하면, 제2물질층을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴을 마스크로 하여 상기 제1물질층(22')을 선택적으로 습식식각한 후 상기 포토레지스트패턴을 제거하는 공정, 결과물 전면에 제2물질층(26)을 형성하기위한 물질로서, 예를들면 상기 제1물질층(22')과 동일한 물질인 BPSG를 소정의 두께로 도포하여 제2물질층(26)을 형성하는 공정으로 진행된다.Referring to FIG. 11, a process of forming a second material layer is shown, wherein the photoresist pattern is removed by selectively wet etching the first material layer 22 ′ using the photoresist pattern as a mask. And a material for forming the second material layer 26 on the entire surface of the resultant, for example, by applying BPSG, which is the same material as the first material layer 22 ′, to a predetermined thickness. ) To the process of forming.
제12도는 상기 제1물질층 및 제2물질층을 플로우하여 평탄화층(28)을 형성하는 공정을 도시한 것이다.FIG. 12 shows a process of forming the planarization layer 28 by flowing the first material layer and the second material layer.
이러한 방법의 경우, 상기 패터닝된 제1물질층(22')은 셀어레이영역에 형성된 구조물들에 의하여 발생하는 경계영역상과의 단차를 줄이므로써 반도체장치의 표면을 평탄화시켜 후속공정인 금속 배선 공정에서의 불량을 방지할 수 있으나, 상기 제1물질층의 식각 공정 후의 반도체장치의 단면을 셈으로 찍은 단면도인 제13도에서 볼 수 있는 것처럼, 상기 제1물질층의 식각공정시에 식각량을 적절하게 조절하지 못하면 상기 플레이트전극을 보호하기 위한 보호절연막이 함께 식각되는 문제점이 있다.In this method, the patterned first material layer 22 ′ flattens the surface of the semiconductor device by reducing the step difference between the boundary regions generated by the structures formed in the cell array region, thereby forming a subsequent metal wiring. Although defects in the process can be prevented, the amount of etching during the etching process of the first material layer can be observed as shown in FIG. 13, which is a cross-sectional view of the semiconductor device after the etching process of the first material layer. If not properly adjusted, there is a problem that the protective insulating film for etching the plate electrode is etched together.
제14도는 상기 제13도의 A부분을 확대한 단면도이다.14 is an enlarged cross-sectional view of portion A of FIG.
상기 프레이트전극(20) 상부에 형성되어 있는 플레이트전극 보호절연막(21)은, 상기 BPSG로 구성된 제1물질층이 보론(B)과 인(P) 이온이 도핑됨에 따라 일반적으로 절연체인 열적성장 산화막(HTO:High Temperature oxide)또는 CVD(Chemical Vapor Deposition)산화막을 사용하여 상기 플레이트전극(20)을 도체와 분리시키는 역할을 하는데, 상기 제1물질층의 식각공정시에 식각량을 적절하게 조절하지 못하면 상기 제1물질층과 함께 식각되게 되는 것이다.The plate electrode protective insulating film 21 formed on the plate electrode 20 is a thermally grown oxide film that is generally an insulator as the first material layer composed of the BPSG is doped with boron (B) and phosphorus (P) ions. (HTO: High Temperature oxide) or CVD (Chemical Vapor Deposition) oxide film serves to separate the plate electrode 20 from the conductor, the etching amount during the etching process of the first material layer is not properly controlled. If not, it will be etched together with the first material layer.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 평탄화 특성이 뛰어난 반도체장치의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to solve the above problems and to provide a method of manufacturing a semiconductor device having excellent planarization characteristics.
상기 목적을 달성하기 위한 본 발명의 제조방법은, 단층을 형성하며 상호간의 위치가 멀리 이격되어있는 소정수의 구조물을 포함하고 소정의 간격으로 제1패턴이 형성되어 있는 반도체기판상에, 상기 제1패턴을 보호하기 위한 제1절연층을 형성하는 공정, 상기 제1절연층의 상부에 제1물질층을 형성하는 공정, 상기 제1패턴 상호간의 위치가 멀리 이격되어 단차가 심하게 형성된 제1물질층의 상부에 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트 패턴을 마스크로하여 상기 제1패턴 상부에 일정두께만을 남기도록식각하여 상기 제1패턴의 상부가 더 낮은 단차를 형성하도록 하는 공정, 상기 포토레지스트 패턴을 제거하는 공정, 상기 제1패턴 상부의 제1물질층상에 제2패턴을 형성하는 공정, 및 상기 제2패턴 형성 공정후 결과물 전면에 제2물질층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.The manufacturing method of the present invention for achieving the above object comprises a predetermined number of structures that form a single layer and are spaced apart from each other, the first pattern is formed on a predetermined interval on the semiconductor substrate, A process of forming a first insulating layer for protecting a pattern, a process of forming a first material layer on the first insulating layer, and a first material having a severe step because the positions of the first patterns are far apart from each other. Forming a photoresist pattern on top of the layer, etching the photoresist pattern as a mask so as to leave only a predetermined thickness on the first pattern, thereby forming a lower step of the first pattern; Removing the photoresist pattern, forming a second pattern on the first material layer on the first pattern, and forming a second material layer on the entire surface of the resultant after the second pattern forming process. It is characterized by comprising a step of forming a.
상기 목적을 달성하기 위한 본 발명의 다른 제조방법은, 활성영역과 비활성영역을 분리하기 위한 필드산화막을 형성하는 공정과 게이트 및 소오스/드레인 영역으로 이루어지는 트랜지스터를 형성하는 공정과 상기 트랜지스터를 절연시키기 위한 제1절연막을 형성하는 공정과 상기 제1절연막을 식각하여 상기 트랜지스터의 소오스 영역상에 비트라인을 형성하는 공정으로 이루어진 반도체장치의 제조방법에 있어서, 상기 비트라인 형성공정후 결과물 전면에 제1물질층을 형성하는 공정, 셀어레이 영역상의 제1물질층을 소정깊이 식각하여 주변회로영역의 단차보다 낮게 형성하는 공정, 상기 제1물질층의 일부영역을 식각하여 상기 소오스/드레인 영역의 반도체기판을 노출시켜 콘택홀을 형성하는 공정, 상기 제1물질층의 상부에 콘택홀과 접촉하는 스토리지전극을 형성하는 공정, 상기 스토리지전극 상부에 유전체막을 형성하는 공정, 상기 유전체막 상부에 플레이트전극을 형성하는 공정, 상기 플레이트전극 상부에 플레이트전극을 보호하기 위한 제2절연막을 형성하는 공정, 및 상기 제2절연막 상부에 제2물질층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a field oxide film for separating an active region from an inactive region, forming a transistor including a gate and a source / drain region, and insulating the transistor. A method of manufacturing a semiconductor device, comprising: forming a first insulating film and etching the first insulating film to form a bit line on a source region of the transistor, wherein the first material is formed on the entire surface of the resultant after the bit line forming process. Forming a layer, etching a first material layer on a cell array region to a predetermined depth, and forming a lower layer than a step of a peripheral circuit region, and etching a partial region of the first material layer to form a semiconductor substrate in the source / drain region. Exposing the contact hole to an upper portion of the first material layer; Forming a ridge electrode, forming a dielectric film on the storage electrode, forming a plate electrode on the dielectric film, forming a second insulating film on the plate electrode to protect the plate electrode, and And forming a second material layer on the second insulating layer.
이하, 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제15도 내지 제17도는 본 발명의 제1실시예로서 하부 구조물이 멀리 이격되어 있는 반도체장치의 본 발명에 따른 평탄화방법을 도시한 단면도들이다.15 to 17 are cross-sectional views illustrating a planarization method according to the present invention of a semiconductor device in which a lower structure is spaced apart as a first embodiment of the present invention.
제15도는 하지층 또는 반도체기판(100)상에 상호간의 거리가 X1으로 이격되어 있는 하부패턴(3), 상기 하부패턴의 영역으로부터는 패턴 형성이 끝나거나 또는 평탄화가 불가능한거리(X2)로 이격되어 있는 위치에 다른 패턴(도시하지 않음)이 형성되어 있다. 이때 상기 하부패턴(3)은 다결정실리콘 또는 텅스텐 실리사이드로 이루어지고, 상기 하부패턴(3)을 보호하기 위한 제1절연막을 형성하기 위한 물질로서, 예를들면 저온산화막(LTO:Low Temperature Oxide), BPSG, (Undoped Silica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Slicate), PE-SiH4(Plasma Enhanced mono silan)를 사용하며, 특히 하부패턴(3)이 다결정실리콘의 경우에는 HTO, PE-TEOS 또는 PE-SiH4를 소정의 두께로 도포하여 상기 제1절연막(도시하지 않음)을 형성한다.FIG. 15 is a bottom pattern 3 having a distance of X1 spaced apart from each other on a base layer or a semiconductor substrate 100, and a distance from the region of the bottom pattern where the pattern formation ends or is not planarized. Another pattern (not shown) is formed in the position. In this case, the lower pattern 3 is made of polycrystalline silicon or tungsten silicide, and is a material for forming a first insulating film for protecting the lower pattern 3, for example, low temperature oxide (LTO), BPSG, (Undoped Silica Glass), PE-TEOS (Plasma Enhanced Tetra Ethyl Ortho Slicate) and PE-SiH 4 (Plasma Enhanced mono silan) are used. TEOS or PE-SiH 4 is coated to a predetermined thickness to form the first insulating film (not shown).
제16도는 상기 하부패턴(3)들이 형성되어 있는 구조물 전면에 상기 제1물질층을 형성하기 위한 물질로서 예를들면, 습식식각이나 건식식각이 모두 가능한 BPSG 또는 저온산화막을 약 t1+t2(상기 하부패턴의 높이를 t1, 후속공정에 의해 형성 될상부패턴(제17도의 참조부호 34)의 높이를 t2로 함)정도의 두께로 도포하여 제1물질층(30)을 형성하는 공정, 셀어레이 영역에 대응되는 영역(X3)이외의 영역(X4)에 포토레지스트를 도포, 마스크 노광 및 현상하여 포토레지스트 패턴(32)을 형성하는 공정으로 진행된다.Claim 16 degrees the lower pattern 3 have a structure the front is formed for example as a material for forming the first layer of material, about t 1 + t 2 of all of the wet etching or dry etching can BPSG, or low-temperature oxide film (The height of the lower pattern is t 1 , the height of the upper pattern to be formed by a subsequent process (reference numeral 34 in FIG. 17 is t 2 )) to a thickness of about to form a first material layer 30 The photoresist is applied to a region X4 other than the region X3 corresponding to the cell array region, and the photoresist pattern 32 is formed by mask exposure and development.
제17도는 상기 포토레지스트 패턴을 마스크로하여 상기 셀어레이 영역(X3)의 제1물질층(30)을 약(1/4)t~(1/3)t 정도 건식 또는 습식식각하고, X4 영역상부의 포토레지스트 패턴을 제거하는 공정, 상기 셀어레이 영역에 남아있는 제1물질층 상부에 상부 패턴구조물(34)을 형성하는 공정, 상기 결과물 전면에 제2물질층을 형성하기 위한 물질로서 BPSG 또는 저온산화막을 약 2000Å~3000Å 정도의 두께로 도포하여 상기 제2물질층(35)을 형성하는 공정, 상기 X4영역에 남아 있는 제1물질층 및 상기 제2물질층(35)을 800℃~900℃ 정도의 온도에서 플로우하여 평탄화층(36)을 형성하는 공정으로 진행된다.FIG. 17 is a dry or wet etching of about (1/4) t to (1/3) t of the first material layer 30 of the cell array region X3 using the photoresist pattern as a mask, and the region X4. Removing the upper photoresist pattern; forming an upper pattern structure 34 on the first material layer remaining in the cell array region; forming a second material layer on the entire surface of the resultant; Forming a second material layer 35 by applying a low temperature oxide film to a thickness of about 2000 kPa to 3000 kPa, and forming the first material layer and the second material layer 35 remaining in the X4 region at 800 ° C to 900 The flow proceeds at a temperature of about 占 폚 to form the planarization layer 36.
이때 상기 제1물질층(30)은 상기 제2물질층을 형성하기 전에 먼저 800℃~900℃ 정도의 온도에서 플로우할 수 있다.In this case, the first material layer 30 may flow at a temperature of about 800 ° C. to 900 ° C. before forming the second material layer.
이때 상기 제1물질층(30)은 상기 제2물질층을 형성하기 전에 먼저 800℃~900℃ 정도의 온도에서 플로우할 수 있다.In this case, the first material layer 30 may flow at a temperature of about 800 ° C. to 900 ° C. before forming the second material layer.
제18도는 본 발명의 제2실시예로서 상기 제15도 및 제16도의 공정을 거쳐 형성된 구조물에서 상기 셀어레이영역의 제1물질층(30)을 모두 건식식각 또는 습식식각하여 제거하는 공정, 결과물 전면에 다시 제2물질층을 형성하기 위한 물질로서, 절연물질인 BPSG 또는 HTO를 소정의 두께로 증착시켜 제2물질층을 형성하는 공정, 상기 셀어레이영역의 제2물질층 상부에 제3물질층을 형성하기 위한 물질로서 예를들면 BPSG를 소정의 두께로 도포하는 공정, 상기 제1물질층, 제2물질층 및 제3물질층을 제17도와 동일한 조건에서 플로우하여 평탄화층(37)을 형성하는 공정으로 진행된다.FIG. 18 is a process for removing all of the first material layer 30 of the cell array region by dry etching or wet etching in a structure formed through the processes of FIGS. 15 and 16 as a second embodiment of the present invention. Forming a second material layer by depositing BPSG or HTO, which is an insulating material, to a predetermined thickness, and forming a second material layer over the second material layer of the cell array region. As a material for forming the layer, for example, BPSG is applied to a predetermined thickness, and the first material layer, the second material layer, and the third material layer are flowed under the same conditions as in FIG. 17 to form the planarization layer 37. Proceeds to the forming process.
제19도 내지 제22도는 본 발명의 제3실시예로서, 본 발명의 제1실시예를 디램(DRAM:Dynamic Random Access Memory)소자의 제조에 적용한 단면도들이다.19 to 22 are cross-sectional views of a third embodiment of the present invention in which the first embodiment of the present invention is applied to the manufacture of a DRAM (DRAM) device.
제19도는 필드산화막(105)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판의 상기 활성영역에, 소오스/드레인영역(42)을 공유하고 게이트전극(40)을 구비하는 트랜지스터를 형성하는 공정, 결과물 전면에 상기 트랜지스터를 다른 도전층들로부터 절연시키기 위한 제1절연층(46)을 형성하는 공정, 비트라인(48)을 형성하는 공정으로 진행되며, 결과물은 셀어레이영역과 경계영역과 주변회로영역으로 구분된다.19 shows a process of forming a transistor in the active region of the semiconductor substrate, which is divided into an active region and an inactive region by the field oxide film 105, sharing a source / drain region 42 and having a gate electrode 40; Forming a first insulating layer 46 to form the first insulating layer 46 to insulate the transistor from the other conductive layers and forming a bit line 48 on the entire surface of the resultant, and the result is a cell array region, a boundary region and a peripheral circuit. It is divided into areas.
제20도는 상기 제19도의 공정 후 결과물 전면에 제1물질층을 형성하기 위한 물질로서, 예를들면 절연물질인 BPSG를 약 6000Å~8000Å 정도의 두께로 도포하여 제1물질층을 형성하는 공정, 상기 제1물질층과 그 하부에 형성되어 있는 구조물과의 평탄도를 유지하기 위하여 상기 제1물질층을 약 800℃~900℃ 정도의 온도에서 플로우하여 제1평탄화층(50)을 형성하는 공정, 상기 주변회로영역의 제1평탄화층(50) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 포토레지스트 패턴(52)을 형성하는 공정으로 진행된다.FIG. 20 is a material for forming the first material layer on the entire surface of the resultant after the process of FIG. 19, for example, a process of forming the first material layer by applying BPSG, which is an insulating material, to a thickness of about 6000 kPa to 8000 kPa; Forming a first planarization layer 50 by flowing the first material layer at a temperature of about 800 ° C. to 900 ° C. in order to maintain flatness between the first material layer and a structure formed under the structure. In addition, a process of forming a photoresist pattern 52 by applying, mask exposing and developing a photoresist on the first planarization layer 50 in the peripheral circuit region.
제21도는 상기 포토레지스트 패턴을 마스크로하여 상기 셀어레이 영역의 제1평탄화층(50)을 상기 비트라인(48)의 상부에 t3의 두께만큼만 남기고 모두 식각하는 공정, 상기 포토레지스트 패턴을 제거하는공정, 상기 소오스/드레인 영역(42)상의 제1평탄화층(50) 및 제1절연층(46)을 선택적으로 식각하여 상기 소오스 영역을 노출시킴으로써 콘택홀을 형성하는 공정으로 진행된다.FIG. 21 is a process of etching the first planarization layer 50 of the cell array region using only the photoresist pattern as a mask, leaving only a thickness of t 3 on the bit line 48, and removing the photoresist pattern. And forming a contact hole by selectively etching the first planarization layer 50 and the first insulating layer 46 on the source / drain region 42 to expose the source region.
제22도는 결과물 전면에 제1도전층을 형성하기 위한 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 약 4000Å~5000Å 정도의 두께로 도포하여 제1도전층을 형성하는 공정, 상기 제1도전층을 패터닝하여 스토리지 전극(54)을 형성하는 공정, 상기 스토리지 전극(54) 상부에 유전물질을 증착시켜 유전체막(56)을 형성하는 공정, 결과물 전면에 제2도전층을 형성하기 위한 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 소정의 두께로 도포하여 제2도전층을 형성하는 공정, 상기 제2도전층을 패터닝하여 플레이트 전극(58)을 형성하는 공정, 상기 플레이트 전극(58) 상부에 플레이트 전극을 보호하기 위해 제2절연층을 형성하기 위한 절연물질로서, 예를들면 HTO를 소정의 두께로 도포하여 제2절연층(60)을 형성하는 공정, 결과물 전면에 제2물질층을 형성하기 위한 물질로서, 상기 제1물질층과 동일한 절연특성을 갖는 물질인 BPSG 또는 저온산화막을 약 3000Å~4000Å 정도의 두께로 도포하여 제2물질층(62)을 형성함으로써 셀어레이 영역과 주변회로 영역간의 단차를 평탄화시키는 공정으로 진행된다.FIG. 22 is a conductive material for forming the first conductive layer on the entire surface of the resultant, for example, applying a polysilicon doped with impurities to a thickness of about 4000 kPa to 5000 kPa to form a first conductive layer. Patterning the conductive layer to form the storage electrode 54, depositing a dielectric material on the storage electrode 54 to form the dielectric layer 56, and conducting a second conductive layer to form the entire surface of the resultant. As a material, for example, a process of forming a second conductive layer by applying polycrystalline silicon doped with an impurity to a predetermined thickness, forming a plate electrode 58 by patterning the second conductive layer, the plate electrode ( 58) An insulating material for forming a second insulating layer to protect the plate electrode on the upper side, for example, by applying HTO to a predetermined thickness to form the second insulating layer 60, the second on the entire surface Material layer As a material for forming a film, a BPSG or a low temperature oxide film having a thickness similar to that of the first material layer is applied to a thickness of about 3000 Pa to 4000 Pa to form a second material layer 62, thereby forming the cell array region and the periphery. The process proceeds to planarization of the step between circuit regions.
제23도는 제22도 공정 후 그 결과물의 단면을 셈으로 찍은 단면도이다.FIG. 23 is a cross-sectional view of the resultant cross section taken after the FIG. 22 process.
제24도 및 제25도는 본 발명의 제4실시예로서, 본 발명의 제2실시예를 디램소자의 제조에 적용한 단면도들이다.24 and 25 are cross-sectional views of a fourth embodiment of the present invention, in which the second embodiment of the present invention is applied to the fabrication of DRAM devices.
제24도는 상기 제19 도 및 제20도의 공정을 거쳐 형성된 구조물의 상기 셀어레이영역의 제1물질층(49)을 모두 건식식각 또는 습식식각하여 제거하는 공정, 상기 포토레지스트 패턴을 제거하는 공정, 결과물 전면에 다시 제2물질층을 형성하기 위한 물질로서, 절연물질인 BPSG 또는 HTO를 약 2000Å~3000Å 정도의 두께로 증착시키켜 제2물질층(50)을 형성하는 공정, 상기 제2물질층(50)을 선택적으로 식각하여 콘택홀을 형성하는 공정으로 진행된다.24 is a process of removing all of the first material layer 49 of the cell array region of the structure formed through the processes of FIGS. 19 and 20 by dry etching or wet etching, removing the photoresist pattern; Forming a second material layer 50 by depositing BPSG or HTO, which is an insulating material, to a thickness of about 2000 kPa to 3000 kPa as a material for forming the second material layer on the entire surface of the resultant, the second material layer The process 50 is selectively etched to form a contact hole.
제25도는 결과물 전면에 상기 제22도와 동일한 방법으로 스퇴지전극(54), 유전체막(56), 플레이트전극(58), 및 제2절연층(60)을 형성하는 공정, 상기 제2절연층(50) 상부에 제3물질층을 형성하기 위한 물질로서 상기 제2물질층(50)과 동일한 절연특성을 갖는 물질을 소정의 두께로 도포하여 제3물질층을 제17도와 동일한 조건에서 플로우하여 결과물을 평탄화하는 공정으로 진행된다.FIG. 25 illustrates a process of forming a retreating electrode 54, a dielectric film 56, a plate electrode 58, and a second insulating layer 60 on the entire surface of the resultant substrate in the same manner as in FIG. (50) A material for forming a third material layer thereon is coated with a material having the same insulating properties as the second material layer 50 to a predetermined thickness to flow the third material layer under the same conditions as in FIG. It proceeds to the process of flattening the result.
따라서 본 발명에 따른 평탄화 방법은, 단차를 형성하는 패턴이 끝나는 영역의 심한 단차나 패턴과 패턴과의 거리가 멀리 이격되어 있어 심한 단차를 나타내는 경우에도 완만한 평탄화를 가능하게 함으로써 후속 공정인 금속배선공정을 금속배선의 끊어짐이 없이 안정하게 실시할 수 있고, 패턴의 상부에 위치하는 평탄화층의 식각공정시 상기 패턴을 보호하기 위한 보호절연막이 제거되는 것을 방지하여 패턴과 평탄화층을 구성하고 있는 물질인 BPSG와의 반응부담을 최소화함으로써, 특히 반도체 메모리장치의 고집적화 및 대용량화에 매우 유리하다.Therefore, the planarization method according to the present invention is a metal wiring that is a subsequent process by enabling a smooth planarization even when a severe step is shown in the step where the pattern forming the step ends or the distance between the pattern and the pattern is far apart. The process can be carried out stably without breaking the metal wiring, and the material forming the pattern and the planarization layer by preventing the protective insulating film for protecting the pattern from being removed during the etching process of the planarization layer located on the upper part of the pattern. By minimizing the reaction load with phosphorus BPSG, it is particularly advantageous for high integration and large capacity of semiconductor memory devices.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.The present invention is not limited to the above embodiments, and various applications by those of ordinary skill in the art are possible without departing from the technical spirit of the present invention.
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