KR19990004889A - Method of forming interlayer insulating film of semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 장치의 층간절연막 형성 방법.A method of forming an interlayer insulating film of a semiconductor device.
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
본 발명은 고단차로 인하여 발생되는 평탄화 및 분리 문제를 동시에 해결하여, 소자의 고집적화에 대응할 수 있는 층간절연막 형성 방법을 제공하고자 함.The present invention is to solve the problem of planarization and separation caused by high step at the same time, to provide a method for forming an interlayer insulating film that can cope with high integration of the device.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
소정 공정이 완료되어 고 단차를 갖는 웨이퍼 상에 O3-TEOS막과, 도핑된 실리콘산화막이 차례로 적층된 구조로 층간절연막을 형성한다.A predetermined process is completed to form an interlayer insulating film having a structure in which an O 3 -TEOS film and a doped silicon oxide film are sequentially stacked on a wafer having a high step height.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 장치의 층간절연막.Interlayer insulating film of semiconductor device.
Description
본 발명은 반도체 장치의 층간절연막 형성 방법에 관한 것으로, 특히 고집적 소자의 고단차로 인하여 발생되는 평탄화 및 분리(isolation) 문제를 동시에 해결하기 위한 층간절연막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and more particularly, to a method for forming an interlayer insulating film for simultaneously solving a problem of planarization and isolation caused by a high step of a highly integrated device.
도 1A 및 도 1B는 종래기술을 나타내는 단면도로서, 이를 통해 종래기술과 그 문제점을 살펴보기로 한다. 도면부호 10은 필드산화막, 20은 캐패시터, 30a 및 30b는 도핑된 실리콘산화막을 각각 나타낸다.1A and 1B are cross-sectional views showing the prior art, through which the prior art and its problems will be described. Reference numeral 10 denotes a field oxide film, 20 a capacitor, and 30a and 30b a doped silicon oxide film, respectively.
도 1A 및 도 1B에 도시된 바와같이, 반도체 메모리 장치는 셀 지역과 주변지역으로 나뉘어지며, 셀 지역에는 캐패시터(20)가 형성되고, 주변지역에는 캐패시터(20)가 형성되지 않기 때문에, 이 두 지역간에 단차를 보이게 된다. 캐패시터가 완성된 다음에는 층간절연막(30a, 30b)을 전체구조 상부에 형성한 다음, 금속배선(도시되지 않음) 공정을 실시한다.As shown in FIGS. 1A and 1B, a semiconductor memory device is divided into a cell region and a peripheral region, and since the capacitor 20 is formed in the cell region and the capacitor 20 is not formed in the peripheral region, There is a step between regions. After the capacitor is completed, the interlayer insulating films 30a and 30b are formed on the entire structure, and then a metal wiring (not shown) process is performed.
여기서, 층간절연막은 붕소(B) 또는/및 인(P)이 도핑된 실리콘산화막인 BSG, PSG, BPSG를 통상적으로 사용하게 되는데, 이러한 도핑된 실리콘산화막은 증착된 후 열처리를 행하면 플로우되기 때문에 평탄화가 용이하여 층간절연막으로 사용되는 것이다.In this case, the interlayer insulating film is a silicon oxide film doped with boron (B) and / or phosphorus (P), BSG, PSG, BPSG is commonly used, because the doped silicon oxide film is flowed when the heat treatment after deposition is planarized It is easily used as an interlayer insulating film.
그러나, 도핑된 실리콘산화막은 도핑된 불순물(B, P)의 농도에 의해 그 플로우되는 정도가 달라지게 되므로, 도 1A와 같이 불순물의 농도가 상대적으로 낮을 경우는 도핑된 실리콘산화막(30a)이 충분히 플로우되지 못하여 심한 단차(도면의 a)가 발생된다. 그러므로, 이후의 금속배선 공정시 단차지역에 식각 잔유물(40)이 발생되고, 마스크 공정의 어려움이 발생되게 된다. 반면에 도 1B와 같이 불순물의 농도가 상대적으로 높을 경우는 도핑된 실리콘산화막(30b)이 충분히 플로우되어 심한 단차를 보이지 않지만(도면의 b), 도면의 50에서 보여지는 바와같이 캐패시터(20) 상부로 덮여지는 두께가 상대적으로 얇아져 도핑된 실리콘산화막(30b)의 그레인 바운더리를 통한 누설문제와 분리에 문제가 발생된다.However, since the degree of flow of the doped silicon oxide film varies depending on the concentration of the doped impurities (B, P), as shown in FIG. 1A, when the concentration of the impurities is relatively low, the doped silicon oxide film 30a is sufficiently formed. The flow could not flow, resulting in a severe step (a in the drawing). Therefore, the etching residue 40 is generated in the stepped area during the subsequent metallization process, and the difficulty of the mask process is generated. On the other hand, when the concentration of impurities is relatively high, as shown in FIG. 1B, the doped silicon oxide film 30b is sufficiently flowed to show no severe step (b in FIG. 1), but as shown in FIG. 50, the upper portion of the capacitor 20 is shown. The thickness of the silicon oxide film 30b is relatively thin, resulting in a problem of leakage and separation through the grain boundary of the doped silicon oxide film 30b.
이와 같이, 도핑된 실리콘 산화막만을 사용하여 층간절연막을 형성하는 종래기술에서는 평탄화 및 분리 특성을 동시에 만족시키기가 매우 어려운데, 소자가 점차 더 고집적화되어 가면서 캐패시턴스 확보를 위해 캐패시터의 높이는 더 높아지고 있는 추세에 있으므로, 이러한 점은 매우 큰 문제로 대두되고 있는 실정이다.As described above, in the prior art of forming an interlayer insulating film using only the doped silicon oxide film, it is very difficult to simultaneously satisfy the planarization and separation characteristics. This is a very big problem.
본 발명은 고단차로 인하여 발생되는 평탄화 및 분리 문제를 동시에 해결하여, 소자의 고집적화에 대응할 수 있는 층간절연막 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming an interlayer insulating film that can simultaneously solve the problem of planarization and separation caused by a high step, and can cope with high integration of devices.
도 1A 및 도 1B는 종래기술을 나타내는 단면도,1A and 1B are cross-sectional views showing the prior art,
도 2는 본 발명을 나타내는 단면도.2 is a cross-sectional view showing the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10: 필드산화막 20: 캐패시터10: field oxide film 20: capacitor
300: 도핑된 실리콘산화막 400: O3-TEOS막300: doped silicon oxide film 400: O 3 -TEOS film
상기 목적을 달성하기 위한 본 발명의 층간절연막 형성 방법은 소정 공정이 완료되어 고 단차를 갖는 웨이퍼 상에 O3-TEOS막을 형성하는 단계, 및 상기 O3-TEOS막 상에 도핑된 실리콘산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.The interlayer insulating film forming method of the present invention for achieving the above object is a step of forming a O 3 -TEOS film on a wafer having a high step by completing a predetermined step, and forming a doped silicon oxide film on the O 3 -TEOS film Characterized in that it comprises a step.
또한, 본 발명에서는 O3-TEOS막 하부에 비도핑된 실리콘산화막을 형성하는 단계를 더 포함하여 이루어진다.In addition, the present invention further comprises the step of forming an undoped silicon oxide film under the O 3 -TEOS film.
이하, 첨부된 도 2를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. 2.
도 2에서 앞선 도 1A 및 도 1B와 동일 도면부호는 동일 층을 나타내며, 도면부호 300은 도핑된 실리콘산화막, 400은 O3-TEOS막을 각각 나타낸다.In FIG. 2, the same reference numerals as in FIGS. 1A and 1B denote the same layer, reference numeral 300 denotes a doped silicon oxide film, and 400 denotes an O 3 -TEOS film.
도 2를 참조하면, 웨이퍼는 셀 지역과 주변지역으로 나뉘어져 각 단위소자들이 형성된다. 셀 지역만 캐패시터(20)가 형성되고 주변지역은 캐패시터(20)가 형성되지 않기 때문에, 이 두 지역간에 단차를 보이게 됨을 보여주고 있다. 소자가 점차 고집적화되어 가므로 캐패시턴스 확보를 위해 캐패시터는 그 표면적의 증대를 위해 상당히 높게 올라가므로, 셀 지역과 주변지역 간에는 상당히 큰 단차를 보이게 된다.Referring to FIG. 2, the wafer is divided into a cell region and a peripheral region to form respective unit devices. Since only the capacitor 20 is formed in the cell area and the capacitor 20 is not formed in the surrounding area, the step is shown between the two areas. As the device becomes increasingly integrated, the capacitor rises considerably higher to increase its surface area to secure capacitance, resulting in a significant step between the cell area and the surrounding area.
캐패시터가 완성된 다음에는 층간절연막을 전체구조 상부에 형성한 다음, 금속배선(도시되지 않음) 공정을 실시하게되는데, 본 발명에서는 앞서 설명한 바와같은 셀 지역과 주변지역 간의 큰 단차를 극복하면서 평탄화 및 분리 문제를 동시에 해결하기 위하여, 층간절연막에 이 O3-TEOS막(400)과 도핑된 실리콘산화막(300)이 차례로 적층된 구조를 갖거나, 또는 비도핑된 실리콘산화막(도시되지 않음)과 O3-TEOS막(400) 및 도핑된 실리콘산화막(300)이 차례로 적층된 구조를 갖도록 한다. 소자별, 집적도별로 그 두께는 다르겠으나 바람직하게 O3-TEOS막은 2000Å 내지 3000Å의 두께를 갖는다.After the capacitor is completed, an interlayer insulating film is formed on the entire structure, and then a metal wiring (not shown) process is performed. In the present invention, the planarizing and overcoming a large step between the cell region and the surrounding region as described above are performed. In order to simultaneously solve the separation problem, the O 3 -TEOS film 400 and the doped silicon oxide film 300 are sequentially stacked on the interlayer insulating film, or an undoped silicon oxide film (not shown) and O The 3- TEOS film 400 and the doped silicon oxide film 300 are sequentially stacked. Although the thickness may vary depending on the device and the degree of integration, the O 3 -TEOS film preferably has a thickness of 2000 GPa to 3000 GPa.
O3-TEOS는 절연성이 매우 뛰어나고 층덮힘이 매우 우수하다는 특성을 갖는다. 따라서, BPSG, BSG, 및 PSG막과 같은 도핑된 실리콘산화막 하부에 O3-TEOS막을 형성하게 되면, 도핑된 실리콘산화막의 불순물 농도에 크게 구애받지 않는, 고 평탄화와 고 분리 특성의 층간절연을 이룩할 수 있다. 그리고, 불안정한 도핑된 실리콘산화막의 두께를 낮출 수 있다.O 3 -TEOS has very good insulation and very good layer covering. Therefore, when the O 3 -TEOS film is formed under the doped silicon oxide film such as the BPSG, BSG, and PSG film, it is possible to achieve high planarization and high isolation characteristics, which are not significantly affected by the impurity concentration of the doped silicon oxide film. Can be. And, the thickness of the unstable doped silicon oxide film can be lowered.
본 발명은, 도 2의 본 실시예와 같이 폴리실리콘막 및 금속막간의 절연에만 적용되는 것이 아니고, 심한 단차를 가질 수 있는 어떠한 구조하의 웨이퍼에도 적용될 수 있는 등, 상기 실시예에 한정되지 않고, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.The present invention is not limited to the above embodiment, such as not only applied to the insulation between the polysilicon film and the metal film as in the present embodiment of FIG. 2 but also to a wafer under any structure that may have a severe step. Those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명의 층간절연막 구조는, 집적화되어 가면서 점차 고 단차비를 갖는 웨이퍼에서 평탄화를 용이하게 하여주고 고 분리 특성을 갖도록 하여주므로써, 소자의 제조 수율을 향상시키는 효과를 가져온다.The interlayer insulating film structure of the present invention facilitates planarization and has high separation characteristics in wafers having a high step ratio as they are integrated, thereby increasing the manufacturing yield of devices.
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