KR100439838B1 - 반도체 소자의 절연막 평탄화 방법 - Google Patents

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Abstract

본 발명은 하나의 칩에 여러 기능의 반도체 소자들을 형성할 때 생기는 개별소자 형성영역간의 절연막 단차를 줄이기 위해 상대적으로 절연막이 두꺼운 영역을 사진 및 식각 공정을 이용하여 부분적으로 먼저 식각한 후, 후속 평탄화 공정을 이용하여 칩 전체의 절연막을 평탄화시키는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법에 관한 것으로, 본 발명에 따르면 하나의 칩에 여러개의 개별 소자를 형성하는 공정에 있어서 전극 형성을 위한 절연막 침적 후에 생기는 단차를 사진 및 식각공정과 CMP 공정을 이용, 해소하여 좁고 깊은 콘택 형성에 따른 반도체 소자의 특성 열화를 방지할 수 있게 된다.

Description

반도체 소자의 절연막 평탄화 방법
본 발명은 반도체 소자의 절연막 평탄화 방법에 관한 것으로, 보다 상세하게는 하나의 칩에 여러 기능을 구현하기 위한 반도체 장치의 제조시에 발생하는 각 개별소자 형성영역간의 절연막 단차를 줄이기 위한 반도체 소자의 절연막 평탄화 방법에 관한 것이다.
최근 로직회로들, DRAM과 SRAM 코어(core), 아날로그 코어, 플래시 메모리 등의 여러 기능이 탑재된 칩을 구현하려는 시도들이 반도체 소자의 제조 분야에서 빠르게 진행되고 있다.
이렇게 하나의 칩에 여러 가지 기능을 구현하고자 하는 이유는 개별 소자 보다 더 적은 핀수와 저전력 소비 특성에 기인한 높은 메모리 밴드폭(band width) 특성 및 낮은 EMI 노이즈(Noise) 특성을 갖는 칩의 제조가 가능하기 때문이다.
이러한 칩을 제조하기 위해서는 각 개별 소자의 제조 공정이 모두 고려되어야 하는데, 예를들어 메모리 소자와 로직회로를 하나의 칩에 제조하는 경우에 대해 설명한다.
메모리 소자에는 필수적으로 캐패시터를 형성하게 되는데, 이 과정에서 메모리 소자 형성영역과 로직회로 형성영역 간에는 절연막(Inter-Layer Dielectric)의 두께 차이에 의해 단차가 형성된다. 이 단차는 로직회로 형성영역이 약 1.0㎛∼1.2㎛ 정도 낮은 값을 가지며, CMP를 이용 절연막을 평탄화 하더라도 단차를 약 0.3㎛ 이하로 줄이기가 극히 곤란하다.
따라서 이러한 단차를 갖는 반도체 소자의 경우 상기에 언급한 정도의 단차가 있는 상태에서 콘택 형성을 위한 절연막 건식식각을 진행하여야 한다.
그런데 로직회로에 소자의 동작속도를 높이기 위해 즉, 저항을 낮추기 위해 소스 영역과 드레인 영역에 실리사이드층을 형성하는 경우에는, 상기한 콘택 형성을 위한 절연막의 식각시에 필연적으로 과도한 식각이 수반되어 상기 실리사이드층이 일부 식각되어 손실되기 때문에 이에 의해 반도체 소자의 동작 특성이 불량해진다(도 1 참조).
구체적으로, 0.35㎛급 이하의 반도체 소자를 제조하는 공정에서 콘택을 형성시킬 때 콘택의 종횡비(Aspect Ratio)가 4 이상이 되고 그 크기도 0.4×0.4㎛ 이하가 되는 좁고 깊은 콘택이 되기 때문에 상기에서 언급된 단차에 기인하여 로직회로 형성영역의 콘택홀에 과도한 식각이 필연적으로 수반되어 절연막 하부의 실리사이드층이 그 과정중에 식각되어 손실이 수반되므로 반도체 소자의 동작 특성을 열화시키게 된다.
이를 극복하기 위한 방법으로는 절연막에 대한 실리사이드층의 건식식각 선택비를 높이는 방법이 있으나, 이 방법은 공정 개선상 한계가 있다.
따라서 본 발명은 이러한 종래 기술의 문제를 해결하기 위한 것으로, 그 목적은 하나의 칩에 여러개의 개별 소자를 형성하는 공정에 있어서 전극 형성을 위한 절연막 침적 후에 생기는 단차를 해소하여 좁고 깊은 콘택 형성에 따른 반도체 소자의 특성 열화를 방지할 수 있도록 하는 반도체 소자의 절연막 평탄화 방법을 제공하는 데에 있다.
구체적으로 메모리 소자와 로직회로를 한 칩에 동시에 형성하는 경우에 발생하는 각 영역간에 절연막 단차를 해소하여 콘택홀 형성시에 절연막의 하부에 위치하는 로직회로 형성영역의 실리사이드층이 일부 식각되는 것을 방지함으로써 이에 따른 반도체 소자의 특성 열화를 방지코자 한 것이다.
상기 본 발명의 목적을 달성하기 위한 반도체 소자의 절연막 평탄화 방법은, 하나의 칩에 여러개의 개별소자를 형성하는 반도체 소자의 제조방법에 있어서 각 개별소자의 구성 요소가 형성된 반도체 기판의 상부 전면에 이들의 전극 형성을 위하여 절연막을 침적한 후 사진 및 식각 공정을 이용하여 상대적으로 절연막의 두께가 더 두꺼운 개별소자 형성영역을 상대적으로 절연막의 두께가 얇은 개별소자 형성영역의 절연막 두께 정도로 건식식각하여 낮춘 다음 화학적 기계적 폴리싱(CMP) 방법으로 절연막을 평탄화 하여 각 개별소자 영역간의 절연막 단차를 줄인 데에 그 특징이 있다.
도 1 은 종래 기술에 의한 절연막 평탄화 공정 진행 후 반도체 소자의 상태를 나타낸 단면도.
도 2 내지 도 5 는 본 발명의 절연막 평탄화 공정을 따른 반도체 소자의 제조공정순 단면도.
도 6 은 도 3 에 도시된 공정 진행 후 촬영한 반도체 소자의 단면 사진.
도 7 은 본 발명 기술로 콘택 형성 후에 촬영한 반도체 소자의 단면 사진.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체 기판 2 : 실리사이드층
3 : 폴리사이드층 4 : 폴리실리콘층
5 : 절연막(ILD) 6 : 포토레지스트
7 : 콘택홀
본 발명은 절연막의 평탄화 이전에 사진 및 식각 공정을 이용하여 상대적으로 두께가 더 두꺼운 개별소자 형성영역의 절연막을 적절히 식각하여 후속 평탄화 공정을 통해 단차를 제거하는 것으로, 이하 첨부된 도면을 참조하여 상세히 설명하고자 한다.
도 2 내지 도 5 는 본 발명 기술을 적용하여 메모리 소자와 로직회로를 한 칩에 형성하는 경우의 제조공정순 단면도를 도시한 것이다. 도면에서 M은 메모리 소자 영역이고 L은 로직회로 영역이다.
먼저 반도체 기판(1)과 그 상부에 메모리 소자와 로직회로를 구성하는 요소, 이를테면 실리사이드층(2), 폴리사이드층(3), 폴리실리콘층(4) 등을 통상의 반도체 공정을 적용하여 형성한 다음, 도 5 에 도시된 바와 같이 상기 결과물의 상부에 절연막(5)을 침적한다. 이때에 도면에 나타낸 바와 같이 메모리 소자 형성 영역(M)과 로직회로 형성영역(L) 간에는 약 1.0∼1.2㎛ 정도의 단차가 발생한다.
다음 사진공정을 이용하여 상기 결과물 상부에 메모리 소자 형성영역이 오픈되도록 포토레지스트(6)을 패터닝하고, 이를 식각 마스크로 사용하여 메모리 소자 형성영역의 절연막(5)을 약 0.8∼1.4㎛ 정도의 두께를 건식식각 방법으로 제거한다. 이때에 각 영역간의 포토레지스트(6)가 오픈되는 경계면의 위치는 후속 평탄화 정도에 중요한 요소가 되는데, 포토레지스트(6)의 오픈 경계면이 소자 영역의 중간에 위치하거나 절연막의 두께가 두꺼운 쪽에 보다 가깝게 위치하도록 하는 것이 바람직하다. 그 이유는 포토레지스트의 오픈 경계면이 절연막의 두께가 보다 얇은 쪽으로 치우치게 되면 사진 및 식각 공정 진행시 상대적으로 두께가 얇은 절연막 쪽이 식각되어 홈이 발생하고, 이 홈이 후속 금속층 증착 공정에서 금속층이 홈에 따라 제거되지 못하고 남게되는 치명적인 불량을 유발하기 때문이다. 그 후 포토레지스트(6)을 제거하면 각 영역의 경계 지역에 로직 영역의 절연막 보다 두꺼운 영역이 존재하는데, 이는 도 3 에 나타낸 바와 같으며, 실제로 이 공정 진행 후의 소자 단면은 도 6 에 도시된 사진에 나타낸 바와 같다.
다음 도 4 에 도시된 바와 같이, 후속 CMP 공정을 이용하여 평탄시키는데, 상기 도 3에 나타낸 각 영역의 경계 지역에 위치한 로직회로 형성영역의 절연막 보다 두꺼운 영역이 CMP 공정에서 응력 집중점이 되어 상대적으로 식각비율이 높아지므로 평탄화 공정 후에는 사라진다.
다음 사진 공정을 이용하여 적절한 위치에 콘택들을 형성하게 되는데, 콘택홀(7) 형성 후의 소자 단면은 도 6 에 나타낸 바와 같으며, 콘택 형성 후의 소자 단면은 도 7 에 도시한 사진에 나타낸 바와 같다.
도 6를 참조하면, 본 발명에 의해 콘택을 형성할 때 기존의 공정과는 달리 메모리 소자 형성영역의 반도체 기판(1)까지의 콘택홀과 로직회로 형성영역의 콘택홀이 동일한 절연막(5) 두께 환경에서 식각되므로, 과도한 식각에 의한 로직 회로 형성영역의 실리사이드층(2)의 손실이 방지되는 것이다. 여기서 로직회로 영역의 게이트를 형성하는 폴리사이드층(3)과 메모리 소자 영역의 폴리실리콘층(4)에 오픈되는 콘택들은 과도한 식각이 진행되더라도 절연막과 충분한 선택비를 갖기 때문에 식각되는 동안 충분히 버틸 수 있다.
실제로 도 6 및 도 7의 사진을 참조하면, 메모리 소자 및 로직회로 영역 간의 절연막 단차가 존재하지 않는 개선 효과가 뚜렸하며, 따라서 본 발명 기술을 이용하여 제조된 반도체 소자의 특성 역시 크게 개선됨을 확인할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 하나의 칩에 여러개의 개별 소자를 형성하는 공정에 있어서 전극 형성을 위한 절연막 침적 후에 생기는 단차를 사진 및 식각공정과 CMP 공정을 이용, 해소하여 좁고 깊은 콘택 형성에 따른 반도체 소자의 특성 열화를 방지할 수 있게 된다.

Claims (3)

  1. 하나의 칩에 여러 기능의 반도체 소자들을 형성할 때 생기는 개별소자 형성영역간의 절연막 단차를 줄이기 위해 상대적으로 절연막이 두꺼운 영역을 사진 및 식각 공정을 이용하여 부분적으로 먼저 식각한 후, 후속 평탄화 공정을 이용하여 칩 전체의 절연막을 평탄화시키는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  2. 제 1 항에 있어서, 식각공정에서 상대적으로 두께가 두꺼운 절연막 부분을 상대적으로 절연막 두께가 얇은 개별소자 형성영역의 절연막 두께를 기준으로 식각하되, 그 정도는 그 기준 두께의 상하 10% 범위내에서 식각하는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
  3. 제 1 항에 있어서, 절연막 두께가 상대적으로 두꺼운 영역을 식각하기 위한 사진 및 식각 공정 진행시 포토래지스트 패턴의 오픈 경계면이 각 개별소자 형성영역간의 중간이나 절연막 두께가 두꺼운 쪽에 보다 가까히 위치토록 하는 것을 특징으로 하는 반도체 소자의 절연막 평탄화 방법.
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