JPH0697159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0697159A JPH0697159A JP24476292A JP24476292A JPH0697159A JP H0697159 A JPH0697159 A JP H0697159A JP 24476292 A JP24476292 A JP 24476292A JP 24476292 A JP24476292 A JP 24476292A JP H0697159 A JPH0697159 A JP H0697159A
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Abstract
(57)【要約】
【目的】 層間絶縁膜の上面の平坦化を円滑に行うこ
と。 【構成】 半導体基板１上に相対的に高く形成されたメ
モリセル領域１５と相対的に低く形成された周辺回路領
域１６の上に、ＣＶＤ法によってＢＰＳＧ膜２０を堆積
すると共に、周辺回路領域１６上に堆積されたＢＰＳＧ
膜の上面がメモリセル領域１５の上面よりも高くなるよ
う設定し、メモリセル領域１５上のＢＰＳＧ膜をエッチ
ング除去し、その後ＢＰＳＧ膜をリフロ−処理する。ま
た、各半導体素子上のＢＰＳＧ膜を各高さに応じて全面
又は部分的にエッチング除去し、その後ＢＰＳＧ膜をリ
フロ−処理する。また、エッチング除去の際又は後に、
ＢＰＳＧ膜をある程度の膜厚だけ存在させる。
と。 【構成】 半導体基板１上に相対的に高く形成されたメ
モリセル領域１５と相対的に低く形成された周辺回路領
域１６の上に、ＣＶＤ法によってＢＰＳＧ膜２０を堆積
すると共に、周辺回路領域１６上に堆積されたＢＰＳＧ
膜の上面がメモリセル領域１５の上面よりも高くなるよ
う設定し、メモリセル領域１５上のＢＰＳＧ膜をエッチ
ング除去し、その後ＢＰＳＧ膜をリフロ−処理する。ま
た、各半導体素子上のＢＰＳＧ膜を各高さに応じて全面
又は部分的にエッチング除去し、その後ＢＰＳＧ膜をリ
フロ−処理する。また、エッチング除去の際又は後に、
ＢＰＳＧ膜をある程度の膜厚だけ存在させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に高集積化、微細化に不可欠な平坦化技術に
関する。
に関し、特に高集積化、微細化に不可欠な平坦化技術に
関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、特にメモリ
デバイスでは積層型のキャパシタを用いたＤＲＡＭやＴ
ＦＴ負荷型のＳＲＡＭに見られるように、メモリセル構
造の３次元化が進み、メモリセル部と周辺回路部とで段
差が大きくなっている（例えばプレスジャ−ナル社発行
の「’９０最新半導体製造技術」に詳しい）。
デバイスでは積層型のキャパシタを用いたＤＲＡＭやＴ
ＦＴ負荷型のＳＲＡＭに見られるように、メモリセル構
造の３次元化が進み、メモリセル部と周辺回路部とで段
差が大きくなっている（例えばプレスジャ−ナル社発行
の「’９０最新半導体製造技術」に詳しい）。
【０００３】図１３はスタック型キャパシタ構造のＤＲ
ＡＭを示す断面図である。同図において、まず、Ｐ形シ
リコン（Ｓｉ）基板１上に、選択酸化（ＬＯＣＯＳ）法
によってフィ−ルド酸化膜２を形成し、所定の場所に、
ゲ−ト３及びＮ形拡散層４、５からなる第１のトランジ
スタ６を形成し、更に、この第１のトランジスタ６に前
記酸化膜２を挟んで隣接するように第２のトランジスタ
７を形成する。
ＡＭを示す断面図である。同図において、まず、Ｐ形シ
リコン（Ｓｉ）基板１上に、選択酸化（ＬＯＣＯＳ）法
によってフィ−ルド酸化膜２を形成し、所定の場所に、
ゲ−ト３及びＮ形拡散層４、５からなる第１のトランジ
スタ６を形成し、更に、この第１のトランジスタ６に前
記酸化膜２を挟んで隣接するように第２のトランジスタ
７を形成する。
【０００４】次に、前記基板１の全面に絶縁膜を形成
し、コンタクトホ−ル８を形成する。更に、前記第１の
トランジスタ６の上方部にＣＶＤ法を用い全面にポリシ
リコンを成長させ、導電性を与えるため不純物として例
えばリン（Ｐ）を拡散し、フォトリソグラフィを用いて
選択的にエッチングし、シリコンからなる蓄電電極（ス
トレ−ジノ−ド）９を形成する。
し、コンタクトホ−ル８を形成する。更に、前記第１の
トランジスタ６の上方部にＣＶＤ法を用い全面にポリシ
リコンを成長させ、導電性を与えるため不純物として例
えばリン（Ｐ）を拡散し、フォトリソグラフィを用いて
選択的にエッチングし、シリコンからなる蓄電電極（ス
トレ−ジノ−ド）９を形成する。
【０００５】続いて、キャパシタ用のシリコン窒化膜と
酸化膜とを積層したキャパシタ用絶縁膜１０を形成し、
更にその上にポリシリコンを成長させリソグラフィによ
りプレ−ト電極１１を形成する。以上のように、第１の
トランジスタ６の上方部にスタック型キャパシタ１２を
形成し、コンタクトホ−ル８を介して第１のトランジス
タ６と接続する。
酸化膜とを積層したキャパシタ用絶縁膜１０を形成し、
更にその上にポリシリコンを成長させリソグラフィによ
りプレ−ト電極１１を形成する。以上のように、第１の
トランジスタ６の上方部にスタック型キャパシタ１２を
形成し、コンタクトホ−ル８を介して第１のトランジス
タ６と接続する。
【０００６】前記第１のトランジスタ６にはその一方の
拡散層を共用して第３のトランジスタ１３を隣接して形
成し、この第３のトランジスタ１３の上部にも同様のス
タック型キャパシタ１４を形成している。
拡散層を共用して第３のトランジスタ１３を隣接して形
成し、この第３のトランジスタ１３の上部にも同様のス
タック型キャパシタ１４を形成している。
【０００７】このように、前記基板１上に、前記第１の
トランジスタ６、第３のトランジスタ１３及びスタック
型キャパシタ１２、１４とからなるメモリセル領域１５
と前記第２のトランジスタ７による周辺回路領域１６と
を形成する。この時、前記メモリセル領域１５は前記ス
タック型キャパシタを有することにより前記周辺回路領
域１６よりも高く盛り上がり、２つの領域の間には段差
が生じることになる。
トランジスタ６、第３のトランジスタ１３及びスタック
型キャパシタ１２、１４とからなるメモリセル領域１５
と前記第２のトランジスタ７による周辺回路領域１６と
を形成する。この時、前記メモリセル領域１５は前記ス
タック型キャパシタを有することにより前記周辺回路領
域１６よりも高く盛り上がり、２つの領域の間には段差
が生じることになる。
【０００８】次に、前記メモリセル領域１５上面の凹凸
を平坦化するために、この領域１５の上面にＣＶＤ法に
よってＢＰＳＧ（Ｂｏｒｏ ＰｈｏｓｐｈｏＳｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）膜からなる層間絶縁膜１７（但
し、ゲ−ト５を覆う部分はシリコン酸化膜）を堆積し、
ガラスリフロ−（ＢＰＳＧ膜を熱処理して軟化させるこ
とにより平坦化する工程）を行い、メモリセル領域１５
上面の凹凸を平坦化する。
を平坦化するために、この領域１５の上面にＣＶＤ法に
よってＢＰＳＧ（Ｂｏｒｏ ＰｈｏｓｐｈｏＳｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）膜からなる層間絶縁膜１７（但
し、ゲ−ト５を覆う部分はシリコン酸化膜）を堆積し、
ガラスリフロ−（ＢＰＳＧ膜を熱処理して軟化させるこ
とにより平坦化する工程）を行い、メモリセル領域１５
上面の凹凸を平坦化する。
【０００９】また、前記拡散層４、５上部の絶縁膜には
コンタクトホ−ル１８を形成し、その上部に配線層を形
成し、この配線層をリソグラフィによりビット線１９と
して加工する。
コンタクトホ−ル１８を形成し、その上部に配線層を形
成し、この配線層をリソグラフィによりビット線１９と
して加工する。
【００１０】次に、ビット線１９上の平坦化のために、
前記メモリセル領域１５及び周辺回路領域１６の上面に
ＢＰＳＧ膜からなる層間絶縁膜２０を堆積し、ガラスリ
フロ−を行い、この絶縁膜２０の上面を平坦化する。そ
して、この絶縁膜２０の上面に金属配線層を形成し、リ
ソグラフィにより金属配線２１として加工する。
前記メモリセル領域１５及び周辺回路領域１６の上面に
ＢＰＳＧ膜からなる層間絶縁膜２０を堆積し、ガラスリ
フロ−を行い、この絶縁膜２０の上面を平坦化する。そ
して、この絶縁膜２０の上面に金属配線層を形成し、リ
ソグラフィにより金属配線２１として加工する。
【００１１】
【発明が解決しようとする課題】従来例のように、層間
絶縁膜２０を単にガラスリフロ−によって平坦化した場
合、もともとメモリセル領域１５と周辺回路領域１６と
の間に段差が生じているため、層間絶縁層２０の上面に
もこの段差が残存することになる。
絶縁膜２０を単にガラスリフロ−によって平坦化した場
合、もともとメモリセル領域１５と周辺回路領域１６と
の間に段差が生じているため、層間絶縁層２０の上面に
もこの段差が残存することになる。
【００１２】このように段差が残存した場合、その後の
リソグラフィ−処理の際に、露光装置の焦点深度の許容
範囲を越えることがあり、所定形状の配線パターンが得
ることができない等、露光不良に伴う種々の問題が発生
する。
リソグラフィ−処理の際に、露光装置の焦点深度の許容
範囲を越えることがあり、所定形状の配線パターンが得
ることができない等、露光不良に伴う種々の問題が発生
する。
【００１３】本発明は、半導体装置の製造方法に関し、
斯かる問題点を解消するものである。
斯かる問題点を解消するものである。
【００１４】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板上に相対的に高く形成され
た第１の半導体素子領域と相対的に低く形成された第２
の半導体素子領域の上に、ＣＶＤ法等によってＢＰＳＧ
膜等の絶縁膜を堆積すると共に、前記第２の半導体素子
領域上に堆積された絶縁膜の上面が前記第１の半導体素
子領域の上面よりも高くなるよう設定し、前記第１の半
導体素子領域上の絶縁膜をエッチング除去し、その後前
記絶縁膜をリフロ−処理するものである。
置の製造方法は、半導体基板上に相対的に高く形成され
た第１の半導体素子領域と相対的に低く形成された第２
の半導体素子領域の上に、ＣＶＤ法等によってＢＰＳＧ
膜等の絶縁膜を堆積すると共に、前記第２の半導体素子
領域上に堆積された絶縁膜の上面が前記第１の半導体素
子領域の上面よりも高くなるよう設定し、前記第１の半
導体素子領域上の絶縁膜をエッチング除去し、その後前
記絶縁膜をリフロ−処理するものである。
【００１５】また、本発明における半導体装置の製造方
法は、半導体基板上に相対的に高さの異なる複数の半導
体素子領域を形成したものにおいて、前記各半導体素子
領域の上に、ＣＶＤ法等によってＢＰＳＧ膜等の絶縁膜
を堆積すると共に、最も低い半導体素子領域上に堆積さ
れた絶縁膜の上面が最も高い半導体素子領域の上面より
も高くなるようにし、更に、最も低い半導体素子領域を
除く半導体素子領域上の絶縁膜を各高さに応じて全面又
は部分的にエッチング除去し、その後絶縁膜をリフロ−
処理するものである。
法は、半導体基板上に相対的に高さの異なる複数の半導
体素子領域を形成したものにおいて、前記各半導体素子
領域の上に、ＣＶＤ法等によってＢＰＳＧ膜等の絶縁膜
を堆積すると共に、最も低い半導体素子領域上に堆積さ
れた絶縁膜の上面が最も高い半導体素子領域の上面より
も高くなるようにし、更に、最も低い半導体素子領域を
除く半導体素子領域上の絶縁膜を各高さに応じて全面又
は部分的にエッチング除去し、その後絶縁膜をリフロ−
処理するものである。
【００１６】尚、これらの発明（請求項１及び２の発
明）については、相対的に高い半導体素子領域上の絶縁
膜を、リフロ−時に低い方の絶縁膜の量と釣り合いがと
れるように予め所定量除去しておくことが主旨である。
従って、エッチング除去の際に絶縁膜を残すか否かにつ
いてはこれらの発明には関係しない。
明）については、相対的に高い半導体素子領域上の絶縁
膜を、リフロ−時に低い方の絶縁膜の量と釣り合いがと
れるように予め所定量除去しておくことが主旨である。
従って、エッチング除去の際に絶縁膜を残すか否かにつ
いてはこれらの発明には関係しない。
【００１７】また、本発明における半導体装置の製造方
法は、半導体素子領域上の絶縁膜をエッチング除去する
際、ある程度の厚みを残すものである。
法は、半導体素子領域上の絶縁膜をエッチング除去する
際、ある程度の厚みを残すものである。
【００１８】また、本発明における半導体装置の製造方
法は、半導体素子領域上の絶縁膜をエッチング除去した
後に、再度ある程度の厚みだけ絶縁膜を堆積させるもの
である。
法は、半導体素子領域上の絶縁膜をエッチング除去した
後に、再度ある程度の厚みだけ絶縁膜を堆積させるもの
である。
【００１９】また、本発明における半導体装置の製造方
法は、前記各半導体素子領域と絶縁膜との間に例えばシ
リコンやポリシリコン等の疎水性のある膜を形成したも
のである。
法は、前記各半導体素子領域と絶縁膜との間に例えばシ
リコンやポリシリコン等の疎水性のある膜を形成したも
のである。
【００２０】
【作用】即ち、絶縁膜をリフロ−処理する際、予め相対
的に高い第１の半導体素子領域上の絶縁膜をエッチング
除去しておくことにより、リフロ−後の絶縁膜の上面に
段差が残存するのを抑制する。例えば、第１の半導体素
子領域上の絶縁膜の上面が、第２の半導体素子領域上の
絶縁膜の上面とほぼ同レベルになるように予めエッチン
グ除去しておくと、リフロ−後の絶縁膜の上面に段差が
生じにくい。
的に高い第１の半導体素子領域上の絶縁膜をエッチング
除去しておくことにより、リフロ−後の絶縁膜の上面に
段差が残存するのを抑制する。例えば、第１の半導体素
子領域上の絶縁膜の上面が、第２の半導体素子領域上の
絶縁膜の上面とほぼ同レベルになるように予めエッチン
グ除去しておくと、リフロ−後の絶縁膜の上面に段差が
生じにくい。
【００２１】また、各半導体素子領域間の高さの差に応
じて、例えば高さの差が小さい場合には相対的に高い半
導体素子領域上の絶縁膜を部分的に除去し、高さの差が
大きい場合には相対的に高い半導体素子領域上の絶縁膜
を全面的に亘って除去するというように、リフロ−後に
各半導体素子領域上の絶縁膜の上面に段差が生じにくい
ように、予め高さに応じてエッチング除去する量を変化
させる。
じて、例えば高さの差が小さい場合には相対的に高い半
導体素子領域上の絶縁膜を部分的に除去し、高さの差が
大きい場合には相対的に高い半導体素子領域上の絶縁膜
を全面的に亘って除去するというように、リフロ−後に
各半導体素子領域上の絶縁膜の上面に段差が生じにくい
ように、予め高さに応じてエッチング除去する量を変化
させる。
【００２２】また、相対的に低い半導体素子領域上に堆
積された絶縁膜の上面が相対的に高い半導体素子領域の
上面よりも高くなるようにしておくことにより、エッチ
ングの際、又はエッチング除去の後、相対的に高い半導
体素子領域上の絶縁膜に、ある程度の厚みを形成するこ
とが可能となる。
積された絶縁膜の上面が相対的に高い半導体素子領域の
上面よりも高くなるようにしておくことにより、エッチ
ングの際、又はエッチング除去の後、相対的に高い半導
体素子領域上の絶縁膜に、ある程度の厚みを形成するこ
とが可能となる。
【００２３】そして、このように厚みを残すことによ
り、エッチング除去後、相対的に低い半導体素子領域上
の絶縁膜の上面が、相対的に高い半導体素子領域上の絶
縁膜の上面よりも高くなって、両者の境界部に段部が生
じても、リフロ−処理で容易に解消される。
り、エッチング除去後、相対的に低い半導体素子領域上
の絶縁膜の上面が、相対的に高い半導体素子領域上の絶
縁膜の上面よりも高くなって、両者の境界部に段部が生
じても、リフロ−処理で容易に解消される。
【００２４】また、絶縁膜の下に疎水性のある膜を形成
しておくことにより、リフロ−の際、絶縁膜表面の凹凸
が容易に形をくずす。
しておくことにより、リフロ−の際、絶縁膜表面の凹凸
が容易に形をくずす。
【００２５】
【実施例】本発明の実施例を各図面に基づいて説明す
る。但し、従来技術と同様の構成には同符号を用い、説
明を省略する。図１乃至図５は本発明による半導体装置
の製造プロセスを示す断面図である。
る。但し、従来技術と同様の構成には同符号を用い、説
明を省略する。図１乃至図５は本発明による半導体装置
の製造プロセスを示す断面図である。
【００２６】まず、図１において、半導体基板１上には
従来と同様の方法でメモリ−セル領域１５（図１中ａ領
域）と周辺回路領域１６（図１中ｂ領域）とが形成され
ている。更に、この上に、プラズマＣＶＤ法によって層
間絶縁膜としてのＢＰＳＧ膜２０を８００ｎｍの膜厚Ｔ
で堆積させる。この時のリン（Ｐ）濃度は６．０ｗｔ
％、ボロン（Ｂ）濃度は４．０ｗｔ％である。更に、前
記周辺回路領域１６上に堆積されたＢＰＳＧ膜２０の上
面レベル（図１中Ｈレベル）が前記メモリセル領域１５
の上面（図１中ｈレベル）よりも高くなるようにしてお
く。
従来と同様の方法でメモリ−セル領域１５（図１中ａ領
域）と周辺回路領域１６（図１中ｂ領域）とが形成され
ている。更に、この上に、プラズマＣＶＤ法によって層
間絶縁膜としてのＢＰＳＧ膜２０を８００ｎｍの膜厚Ｔ
で堆積させる。この時のリン（Ｐ）濃度は６．０ｗｔ
％、ボロン（Ｂ）濃度は４．０ｗｔ％である。更に、前
記周辺回路領域１６上に堆積されたＢＰＳＧ膜２０の上
面レベル（図１中Ｈレベル）が前記メモリセル領域１５
の上面（図１中ｈレベル）よりも高くなるようにしてお
く。
【００２７】次に、図２において、前記ＢＰＳＧ膜２０
の上面をフォトレジストパタ−ン２２で覆い、その後、
図３の通り、前記メモリセル領域１５に該当する部分を
通常のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法により前記ＢＰＳＧ膜２０の膜厚ｔが２００ｎ
ｍ残るようにエッチング除去する。即ち、前記周辺回路
領域１６上のＢＰＳＧ膜２０とメモリセル領域１５上の
ＢＰＳＧ膜２０との間には段部Ｐが生じる。
の上面をフォトレジストパタ−ン２２で覆い、その後、
図３の通り、前記メモリセル領域１５に該当する部分を
通常のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法により前記ＢＰＳＧ膜２０の膜厚ｔが２００ｎ
ｍ残るようにエッチング除去する。即ち、前記周辺回路
領域１６上のＢＰＳＧ膜２０とメモリセル領域１５上の
ＢＰＳＧ膜２０との間には段部Ｐが生じる。
【００２８】最後に、フォトレジスト膜を除去した後、
酸化雰囲気９００℃で３０分間ガラスリフロ−すると、
前記ＢＰＳＧ膜２０が軟化し、前記段部Ｐも形を失い、
図４の通り、前記ＢＰＳＧ膜２０の上面が平坦化され
る。この平坦化への過程において、前記メモリセル領域
１５上にもＢＰＳＧ膜２０を膜厚ｔだけ残存させている
ので、段部Ｐを構成していたＢＰＳＧ膜２０がメモリセ
ル領域１５の方向へ流れやすくなり、段部Ｐは容易に形
を失って平坦化が促進される。
酸化雰囲気９００℃で３０分間ガラスリフロ−すると、
前記ＢＰＳＧ膜２０が軟化し、前記段部Ｐも形を失い、
図４の通り、前記ＢＰＳＧ膜２０の上面が平坦化され
る。この平坦化への過程において、前記メモリセル領域
１５上にもＢＰＳＧ膜２０を膜厚ｔだけ残存させている
ので、段部Ｐを構成していたＢＰＳＧ膜２０がメモリセ
ル領域１５の方向へ流れやすくなり、段部Ｐは容易に形
を失って平坦化が促進される。
【００２９】図１０は膜厚Ｔを１０００ｎｍとした時
に、横軸に膜厚ｔを、縦軸にリフロ−後の平坦度合いを
角度θで表したものをとった場合の実験結果を示してい
る。前記角度θは図１１の通り、リフロ−前の前記段部
Ｐの垂直壁（同図Ａ）がリフロ−によって形を失った
（垂直でなくなった）時（同図Ｂ）の接線角度を計測し
た。
に、横軸に膜厚ｔを、縦軸にリフロ−後の平坦度合いを
角度θで表したものをとった場合の実験結果を示してい
る。前記角度θは図１１の通り、リフロ−前の前記段部
Ｐの垂直壁（同図Ａ）がリフロ−によって形を失った
（垂直でなくなった）時（同図Ｂ）の接線角度を計測し
た。
【００３０】この図１０より、膜厚ｔを２００ｎｍ以上
にした場合（即ち、膜厚Ｔに対し膜厚ｔが２０％以上）
に角度θが小さな値で安定し、平坦化がより良好である
ことが分かる。
にした場合（即ち、膜厚Ｔに対し膜厚ｔが２０％以上）
に角度θが小さな値で安定し、平坦化がより良好である
ことが分かる。
【００３１】また、図１２はＬＰ−ＣＶＤ法によってＴ
ＥＯＳ−ＳｉＯ2 膜を堆積した基板にＢＰＳＧ膜を８０
０ｎｍ堆積したものにおいて、ＢＰＳＧ膜を、そのライ
ンアンドスペ−ス（ＬａｎｄＳ）が等しくなるように凹
凸状にパタ−ニングした時に、このラインアンドスペ−
スの値を変えた場合の前記角度θをＳＥＭによって観察
し測定したものである。
ＥＯＳ−ＳｉＯ2 膜を堆積した基板にＢＰＳＧ膜を８０
０ｎｍ堆積したものにおいて、ＢＰＳＧ膜を、そのライ
ンアンドスペ−ス（ＬａｎｄＳ）が等しくなるように凹
凸状にパタ−ニングした時に、このラインアンドスペ−
スの値を変えた場合の前記角度θをＳＥＭによって観察
し測定したものである。
【００３２】図１２中、（Ａ）はスペ−ス部にＴＥＯＳ
−ＳｉＯ2 膜が露出するようにエッチングした資料を用
い、（Ｂ）はスペ−ス部にＢＰＳＧ膜を２００ｎｍ残し
た資料を用いた場合の結果である。（Ａ）に比べ（Ｂ）
の方が低い角度θで安定していることからも、ＢＰＳＧ
膜をエッチング除去する際、ある程度の膜厚を残した方
がリフロ−処理後の平坦化により有効であることがわか
る。また、エッチング除去した後に、再びある程度の膜
厚だけＢＰＳＧ膜を堆積させても（Ｂ）と同様の結果が
得られる。
−ＳｉＯ2 膜が露出するようにエッチングした資料を用
い、（Ｂ）はスペ−ス部にＢＰＳＧ膜を２００ｎｍ残し
た資料を用いた場合の結果である。（Ａ）に比べ（Ｂ）
の方が低い角度θで安定していることからも、ＢＰＳＧ
膜をエッチング除去する際、ある程度の膜厚を残した方
がリフロ−処理後の平坦化により有効であることがわか
る。また、エッチング除去した後に、再びある程度の膜
厚だけＢＰＳＧ膜を堆積させても（Ｂ）と同様の結果が
得られる。
【００３３】尚、このＴＥＯＳ−ＳｉＯ2 膜は、ＢＰＳ
Ｇ膜から下地へ不純物が拡散することを抑制するための
ものであって、本発明に直接関係するものではない。
Ｇ膜から下地へ不純物が拡散することを抑制するための
ものであって、本発明に直接関係するものではない。
【００３４】その後は図５の通り、通常通り、ＢＰＳＧ
膜２０の上に配線層としてのアルミニウム等をスパッタ
法により堆積し、フォトリソグラフィ工程、エッチング
工程を経て配線２１を形成する。
膜２０の上に配線層としてのアルミニウム等をスパッタ
法により堆積し、フォトリソグラフィ工程、エッチング
工程を経て配線２１を形成する。
【００３５】さて、以上の第１実施例は前記メモリセル
領域１５と周辺回路領域１６との高さが大きい場合を想
定し、それゆえ前記メモリセル領域１５全域に亘ってＢ
ＰＳＧ膜２０をエッチング除去した（勿論、膜厚ｔ（２
００ｎｍ）を残して）が、この高さの差が小さい場合に
は、相対的に前記段部Ｐが大きくなるから、そのぶんリ
フロ−の際にこの段部Ｐが解消されにくくなる。
領域１５と周辺回路領域１６との高さが大きい場合を想
定し、それゆえ前記メモリセル領域１５全域に亘ってＢ
ＰＳＧ膜２０をエッチング除去した（勿論、膜厚ｔ（２
００ｎｍ）を残して）が、この高さの差が小さい場合に
は、相対的に前記段部Ｐが大きくなるから、そのぶんリ
フロ−の際にこの段部Ｐが解消されにくくなる。
【００３６】そこで、第２実施例として、このような場
合には、前記ＲＩＥ法によるエッチング除去の際に、メ
モリセル領域１５上のレジストをマスク処理し、メモリ
セル領域１５上のＢＰＳＧ膜２０を部分的に（膜厚ｔを
残して）エッチング除去し、その他の部分は膜厚Ｔのま
ま残し、予めメモリセル領域１５上のＢＰＳＧ膜２０の
量を多目に残して、ガラスリフロ−の際に周辺回路領域
１６上のＢＰＳＧ膜２０と釣り合いがとれるようにして
おく。
合には、前記ＲＩＥ法によるエッチング除去の際に、メ
モリセル領域１５上のレジストをマスク処理し、メモリ
セル領域１５上のＢＰＳＧ膜２０を部分的に（膜厚ｔを
残して）エッチング除去し、その他の部分は膜厚Ｔのま
ま残し、予めメモリセル領域１５上のＢＰＳＧ膜２０の
量を多目に残して、ガラスリフロ−の際に周辺回路領域
１６上のＢＰＳＧ膜２０と釣り合いがとれるようにして
おく。
【００３７】この部分的に除去する量は領域間の高さに
よって調整すべきであり、例えば、領域間の高さの差が
小さいほど部分的にエッチング除去する量を少なくす
る。要するに、各領域上のＢＰＳＧ膜が、領域間の高さ
を考慮した上で、釣り合いがとれるようにしておき、リ
フロ−後のＢＰＳＧ膜２０の上面を平坦化させる。
よって調整すべきであり、例えば、領域間の高さの差が
小さいほど部分的にエッチング除去する量を少なくす
る。要するに、各領域上のＢＰＳＧ膜が、領域間の高さ
を考慮した上で、釣り合いがとれるようにしておき、リ
フロ−後のＢＰＳＧ膜２０の上面を平坦化させる。
【００３８】この第２実施例の考えを応用したのが以下
に示す第３実施例である。図６乃至図９はこの第３実施
例の半導体装置の製造プロセスを示す断面図である。
に示す第３実施例である。図６乃至図９はこの第３実施
例の半導体装置の製造プロセスを示す断面図である。
【００３９】図６において、半導体基板１上に夫々高さ
の異なる３つの半導体素子領域２３、２４、２５が形成
されている。最も高い領域２３をＸ領域、中間の領域を
Ｙ領域、最も低い領域をＺ領域とする。各半導体領域の
上面にはプラズマＣＶＤ法によりＢＰＳＧ膜２０が形成
されている。この際、Ｚ領域２５上に堆積されたＢＰＳ
Ｇ膜２０の上面レベル（図６中Ｈレベル）が前記Ｘ領域
２３の上面（図６中ｈレベル）よりも高くなるようにし
ておく。
の異なる３つの半導体素子領域２３、２４、２５が形成
されている。最も高い領域２３をＸ領域、中間の領域を
Ｙ領域、最も低い領域をＺ領域とする。各半導体領域の
上面にはプラズマＣＶＤ法によりＢＰＳＧ膜２０が形成
されている。この際、Ｚ領域２５上に堆積されたＢＰＳ
Ｇ膜２０の上面レベル（図６中Ｈレベル）が前記Ｘ領域
２３の上面（図６中ｈレベル）よりも高くなるようにし
ておく。
【００４０】次に、図７において、前記ＢＰＳＧ膜２０
の上面をフォトレジストパタ−ン２２で覆い、その後、
図８の通り、前記Ｘ領域２３に該当する部分を通常のＲ
ＩＥ法により前記ＢＰＳＧ膜２０の膜厚ｔが２００ｎｍ
残るようにエッチング除去する。更にＹ領域はレジスト
をマスクとして部分的に膜厚ｔが残るようにエッチング
除去する。
の上面をフォトレジストパタ−ン２２で覆い、その後、
図８の通り、前記Ｘ領域２３に該当する部分を通常のＲ
ＩＥ法により前記ＢＰＳＧ膜２０の膜厚ｔが２００ｎｍ
残るようにエッチング除去する。更にＹ領域はレジスト
をマスクとして部分的に膜厚ｔが残るようにエッチング
除去する。
【００４１】この部分的に除去する量は、前記Ｘ、Ｙ、
Ｚ領域間の高さに応じて決定する。具体的には、図８の
Ｙ領域のように、ＢＰＳＧ膜２０を断面凹凸状になるよ
う紙面に対し垂直方向に複数の凹溝２６が形成されるよ
うにエッチング除去した場合、この凹溝２６の幅Ｓと各
凹溝間に残存する凸部２７の幅Ｌ（ラインアンドスペ−
スともいう）の比率を変化させる。即ち、Ｙ領域とＺ領
域の高さの差が大きい時はＬの値を小さくし（エッチン
グ除去する量を増やし）、高さの差が小さいときはＬの
幅を大きくする（エッチング除去する量を減らす）。
Ｚ領域間の高さに応じて決定する。具体的には、図８の
Ｙ領域のように、ＢＰＳＧ膜２０を断面凹凸状になるよ
う紙面に対し垂直方向に複数の凹溝２６が形成されるよ
うにエッチング除去した場合、この凹溝２６の幅Ｓと各
凹溝間に残存する凸部２７の幅Ｌ（ラインアンドスペ−
スともいう）の比率を変化させる。即ち、Ｙ領域とＺ領
域の高さの差が大きい時はＬの値を小さくし（エッチン
グ除去する量を増やし）、高さの差が小さいときはＬの
幅を大きくする（エッチング除去する量を減らす）。
【００４２】最後に、フォトレジスト膜を除去した後、
ガラスリフロ−すると、前記ＢＰＳＧ膜２０が軟化し、
膜厚Ｔの部分と膜厚ｔの部分との各境界部（前記段部Ｐ
に相当する）も形を失い、図９の通り、前記ＢＰＳＧ膜
２０の上面が平坦化される。
ガラスリフロ−すると、前記ＢＰＳＧ膜２０が軟化し、
膜厚Ｔの部分と膜厚ｔの部分との各境界部（前記段部Ｐ
に相当する）も形を失い、図９の通り、前記ＢＰＳＧ膜
２０の上面が平坦化される。
【００４３】また、第４実施例として、ＢＰＳＧ膜２０
を堆積させる前にシリコンやポリシシコンのような疎水
性のある膜を堆積させ、ＢＰＳＧ膜２０をエッチング除
去する際に、この疎水性のある膜を露出させるようにす
る方法も平坦化に有効である。
を堆積させる前にシリコンやポリシシコンのような疎水
性のある膜を堆積させ、ＢＰＳＧ膜２０をエッチング除
去する際に、この疎水性のある膜を露出させるようにす
る方法も平坦化に有効である。
【００４４】尚、以上の実施例において、半導体素子と
してトランジスタやメモリセルを例示したが、これに限
定するものではない。
してトランジスタやメモリセルを例示したが、これに限
定するものではない。
【００４５】
【発明の効果】本発明の半導体装置の製造方法にあって
は、高さの異なる半導体素子領域上に形成された絶縁膜
の上面を円滑に平坦化することができるので、その後の
リソグラフィ処理における露光作業等を精度良く行うこ
とができる。
は、高さの異なる半導体素子領域上に形成された絶縁膜
の上面を円滑に平坦化することができるので、その後の
リソグラフィ処理における露光作業等を精度良く行うこ
とができる。
【００４６】また、請求項２及び３に記載の半導体装置
の製造方法にあっては、各半導体素子領域間の高さに応
じて、エッチング除去する部分を変化させるので、平坦
化の精度を更に高めることができる。
の製造方法にあっては、各半導体素子領域間の高さに応
じて、エッチング除去する部分を変化させるので、平坦
化の精度を更に高めることができる。
【００４７】また、請求項３及び４に記載の半導体装置
の製造方法にあっては、絶縁膜をエッチング除去後、相
対的に低い半導体素子領域上の絶縁膜の上面が相対的に
高い半導体素子領域の上面よりも高くなって、両者の境
界部に段部が生じても、リフロ−処理で容易に解消され
る。
の製造方法にあっては、絶縁膜をエッチング除去後、相
対的に低い半導体素子領域上の絶縁膜の上面が相対的に
高い半導体素子領域の上面よりも高くなって、両者の境
界部に段部が生じても、リフロ−処理で容易に解消され
る。
【００４８】また、請求項４に記載の半導体装置の製造
方法にあっては、リフロ−処理がより円滑に行われ、平
坦化を促進することができる。
方法にあっては、リフロ−処理がより円滑に行われ、平
坦化を促進することができる。
【図１】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図２】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図３】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図４】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図５】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図６】本発明の第３実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図７】本発明の第３実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図８】本発明の第３実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図９】本発明の第３実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図１０】本発明において膜厚ｔを変化させたときの実
験グラフである。
験グラフである。
【図１１】図９における角度θの説明図である。
【図１２】本発明の各実施例の効果を証明する実験グラ
フである。
フである。
【図１３】従来例における図５相当図である。
１ 半導体基板 １５ メモリセル領域（第１の半導体素子領域） １６ 周辺回路領域（第２の半導体素子領域） ２０ ＢＰＳＧ膜 ２３〜２５ 相対的に高さの異なる半導体素子領域
Claims (5)
- 【請求項１】 半導体基板上に相対的に高く形成された
第１の半導体素子領域と相対的に低く形成された第２の
半導体素子領域の上に、ＣＶＤ法等によってＢＰＳＧ膜
（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）等の絶縁膜を堆積すると共に、前記第２の半導
体素子領域上に堆積された絶縁膜の上面が前記第１の半
導体素子領域の上面よりも高くなるよう設定し、前記第
１の半導体素子領域上の絶縁膜をエッチング除去し、そ
の後前記絶縁膜をリフロ−処理することを特徴とした半
導体装置の製造方法。 - 【請求項２】 半導体基板上に相対的に高さの異なる複
数の半導体素子領域を形成したものにおいて、前記各半
導体素子領域の上に、ＣＶＤ法等によってＢＰＳＧ膜等
の絶縁膜を堆積すると共に、最も低い半導体素子領域上
に堆積された絶縁膜の上面が最も高い半導体素子領域の
上面よりも高くなるようにし、更に、最も低い半導体素
子領域を除く半導体素子領域上の絶縁膜を各高さに応じ
て全面又は部分的にエッチング除去し、その後絶縁膜を
リフロ−処理することを特徴とした半導体装置の製造方
法。 - 【請求項３】 前記半導体素子領域上の絶縁膜をエッチ
ング除去する際、ある程度の厚みを残すことを特徴とし
た請求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記半導体素子領域上の絶縁膜をエッチ
ング除去した後に、再度ある程度の厚みだけ絶縁膜を堆
積させることを特徴とした請求項１又は２に記載の半導
体装置の製造方法。 - 【請求項５】 半導体基板上に相対的に高く形成された
第１の半導体素子領域と相対的に低く形成された第２の
半導体素子領域の上に、ＣＶＤ法等によって疎水性のあ
る膜を形成すると共にその上にＢＰＳＧ膜等の絶縁膜を
堆積し、前記第２の半導体素子領域上に堆積された絶縁
膜の上面が前記第１の半導体素子領域の上面よりも高く
なるよう設定し、前記第１の半導体素子領域上の絶縁膜
を前記疎水性のある膜が露出するまでエッチング除去
し、その後前記絶縁膜をリフロ−処理することを特徴と
した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24476292A JPH0697159A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24476292A JPH0697159A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697159A true JPH0697159A (ja) | 1994-04-08 |
Family
ID=17123530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24476292A Pending JPH0697159A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697159A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003635A (ko) * | 1995-06-30 | 1997-01-28 | 김주용 | 반도체소자 제조방법 |
| KR970023847A (ko) * | 1995-10-27 | 1997-05-30 | 김주용 | 반도체 소자의 단차완화 방법 |
| US5912185A (en) * | 1995-12-30 | 1999-06-15 | Samsung Electronics Co., Ltd. | Methods for forming contact holes having improved sidewall profiles |
| US6004729A (en) * | 1996-11-02 | 1999-12-21 | Samsung Electronics Co., Ltd. | Methods of improving photoresist adhesion for integrated circuit fabrication |
| KR20020011814A (ko) * | 2000-08-04 | 2002-02-09 | 윤종용 | 반도체 소자의 절연막 평탄화 방법 |
| KR100412146B1 (ko) * | 1998-06-30 | 2004-03-22 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100439838B1 (ko) * | 1997-11-25 | 2004-09-18 | 삼성전자주식회사 | 반도체 소자의 절연막 평탄화 방법 |
| JP2015128168A (ja) * | 2015-02-05 | 2015-07-09 | セイコーエプソン株式会社 | 半導体基板 |
-
1992
- 1992-09-14 JP JP24476292A patent/JPH0697159A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100439838B1 (ko) * | 1997-11-25 | 2004-09-18 | 삼성전자주식회사 | 반도체 소자의 절연막 평탄화 방법 |
| KR100412146B1 (ko) * | 1998-06-30 | 2004-03-22 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR20020011814A (ko) * | 2000-08-04 | 2002-02-09 | 윤종용 | 반도체 소자의 절연막 평탄화 방법 |
| JP2015128168A (ja) * | 2015-02-05 | 2015-07-09 | セイコーエプソン株式会社 | 半導体基板 |
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