JP2980197B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000011229 interlayer Substances 0.000 claims description 92
- 238000005498 polishing Methods 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 34
- 239000010410 layer Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 3
- 229910052796 boron Inorganic materials 0.000 claims 3
- 239000012535 impurity Substances 0.000 claims 3
- 210000004027 cell Anatomy 0.000 description 40
- 230000015654 memory Effects 0.000 description 34
- 230000002093 peripheral effect Effects 0.000 description 33
- 239000005380 borophosphosilicate glass Substances 0.000 description 27
- 239000003990 capacitor Substances 0.000 description 26
- 238000000206 photolithography Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 101100520660 Drosophila melanogaster Poc1 gene Proteins 0.000 description 1
- 101100520662 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PBA1 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高さの高い素子が
形成された領域とそれ以外の領域が区画されている半導
体装置およびその製造方法に関し、特に、段差のある表
面上での層間絶縁膜の構造およびその製造方法に関する
ものである。
形成された領域とそれ以外の領域が区画されている半導
体装置およびその製造方法に関し、特に、段差のある表
面上での層間絶縁膜の構造およびその製造方法に関する
ものである。
【０００２】
【従来の技術】高さの高い素子の形成された領域とそれ
以外の領域とを有する半導体装置の代表的な例として
は、スタックトキャパシタを記憶セルとしてもつダイナ
ミックメモリ（ＤＲＡＭ）が知られている。この種ＤＲ
ＡＭでは、デバイスの集積化・微細化に伴い、１セルあ
たりの容量値が減少するという問題がある。その対策と
してキャパシタの下部電極の高さを増し、表面積を稼ぐ
方法が一般に採用されている。しかし、その結果、メモ
リセル部と周辺回路部の段差が一層大きくなり、その上
部に形成される金属配線の加工（特に、フォトリソグラ
フィ技術）が困難になるという不具合が生じる。
以外の領域とを有する半導体装置の代表的な例として
は、スタックトキャパシタを記憶セルとしてもつダイナ
ミックメモリ（ＤＲＡＭ）が知られている。この種ＤＲ
ＡＭでは、デバイスの集積化・微細化に伴い、１セルあ
たりの容量値が減少するという問題がある。その対策と
してキャパシタの下部電極の高さを増し、表面積を稼ぐ
方法が一般に採用されている。しかし、その結果、メモ
リセル部と周辺回路部の段差が一層大きくなり、その上
部に形成される金属配線の加工（特に、フォトリソグラ
フィ技術）が困難になるという不具合が生じる。
【０００３】従来よりＬＳＩの平坦化プロセスとしてＢ
ＰＳＧ膜のリフロー法が知られている。しかし、この方
法では局所的な平坦性は向上させうるが、ＤＲＡＭにお
けるセルプレートと周辺回路部の絶対段差は低減されな
い。メモリセル部と周辺回路部間に大きな段差をもつ半
導体デバイスでは、段差がフォトリソグラフィのフォー
カスマージン内に収まらなくなるため、加工精度が悪化
する。そこでこのようなグローバルな段差をなくす方法
として近年ＣＭＰ（Chemical Mechanical Polishing ；
化学機械研磨）法と呼ばれる研磨技術が各種半導体デバ
イスに採用されるようになってきている。以下にＤＲＡ
ＭデバイスにおいてＣＭＰプロセスを用いた従来の構造
およびその製造方法について説明する。
ＰＳＧ膜のリフロー法が知られている。しかし、この方
法では局所的な平坦性は向上させうるが、ＤＲＡＭにお
けるセルプレートと周辺回路部の絶対段差は低減されな
い。メモリセル部と周辺回路部間に大きな段差をもつ半
導体デバイスでは、段差がフォトリソグラフィのフォー
カスマージン内に収まらなくなるため、加工精度が悪化
する。そこでこのようなグローバルな段差をなくす方法
として近年ＣＭＰ（Chemical Mechanical Polishing ；
化学機械研磨）法と呼ばれる研磨技術が各種半導体デバ
イスに採用されるようになってきている。以下にＤＲＡ
ＭデバイスにおいてＣＭＰプロセスを用いた従来の構造
およびその製造方法について説明する。
【０００４】第６図は、スタック型ＤＲＡＭの従来の製
造方法を示す工程順断面図であり、図７はその完成後の
状態を示す断面図である。ｐ型シリコン基板１上に、メ
モリセル部ではゲート電極２をもつｎ型ＭＯＳトランジ
スタを、周辺回路部ではＣＭＯＳを形成するが、その製
造工程は一般の半導体デバイスと同様であるのでその詳
細な説明は省略する。ＣＭＯＳ形成後、膜厚約４００ｎ
ｍのＳｉＯ2 からなる第１層間膜絶縁膜３を形成した
後、フォトリソグラフィ技術とドライエッチング技術を
用いてメモリセルのセルノード部に容量コンタクト孔４
を開孔する。この時、周辺回路部の基板上の絶縁膜厚は
約４００ｎｍとなっている。次に、ポリシリコン膜を約
５００ｎｍの膜厚に成長させ、これを容量下部電極の形
状にパターニングする。
造方法を示す工程順断面図であり、図７はその完成後の
状態を示す断面図である。ｐ型シリコン基板１上に、メ
モリセル部ではゲート電極２をもつｎ型ＭＯＳトランジ
スタを、周辺回路部ではＣＭＯＳを形成するが、その製
造工程は一般の半導体デバイスと同様であるのでその詳
細な説明は省略する。ＣＭＯＳ形成後、膜厚約４００ｎ
ｍのＳｉＯ2 からなる第１層間膜絶縁膜３を形成した
後、フォトリソグラフィ技術とドライエッチング技術を
用いてメモリセルのセルノード部に容量コンタクト孔４
を開孔する。この時、周辺回路部の基板上の絶縁膜厚は
約４００ｎｍとなっている。次に、ポリシリコン膜を約
５００ｎｍの膜厚に成長させ、これを容量下部電極の形
状にパターニングする。
【０００５】続いて、リンドープを行い、導電性ポリシ
リコンからなる容量下部電極５を形成する。次に、容量
絶縁膜６を形成し、続いて、減圧ＣＶＤ法によりポリシ
リコン膜を約３００ｎｍ成長させた後、リンドープを行
って、ｎ型ポリシリコン膜を形成する。
リコンからなる容量下部電極５を形成する。次に、容量
絶縁膜６を形成し、続いて、減圧ＣＶＤ法によりポリシ
リコン膜を約３００ｎｍ成長させた後、リンドープを行
って、ｎ型ポリシリコン膜を形成する。
【０００６】続いて、フォトリソグラフィ技術とドライ
エッチング技術を用いてパターニングを行い、プレート
電極７を形成する〔図６（ａ）〕。この段階において、
メモリセル部と周辺回路部との段差は８００ｎｍ以上に
達している。次に、減圧ＣＶＤ法または常圧ＣＶＤ法を
用いてＢＰＳＧ（boro-phospho-silicate glass ）膜を
約１．５μｍの膜厚に成長させ、リフロー処理を施す
〔図６（ｂ）〕。
エッチング技術を用いてパターニングを行い、プレート
電極７を形成する〔図６（ａ）〕。この段階において、
メモリセル部と周辺回路部との段差は８００ｎｍ以上に
達している。次に、減圧ＣＶＤ法または常圧ＣＶＤ法を
用いてＢＰＳＧ（boro-phospho-silicate glass ）膜を
約１．５μｍの膜厚に成長させ、リフロー処理を施す
〔図６（ｂ）〕。
【０００７】次に、ＣＭＰ装置を用いてセル内容量プレ
ート上に約４００ｎｍのＢＰＳＧ膜が残るように研磨を
行うと表面は完全に平坦化され、メモリセル部・周辺回
路部間段差Ｇはほぼゼロになる。このとき、周辺回路部
は約１．２μｍのＢＰＳＧ膜が残ることになるので、基
板上の絶縁膜厚は約１．６μｍに達する〔第６図
（ｃ）〕。
ート上に約４００ｎｍのＢＰＳＧ膜が残るように研磨を
行うと表面は完全に平坦化され、メモリセル部・周辺回
路部間段差Ｇはほぼゼロになる。このとき、周辺回路部
は約１．２μｍのＢＰＳＧ膜が残ることになるので、基
板上の絶縁膜厚は約１．６μｍに達する〔第６図
（ｃ）〕。
【０００８】その後、フォトリソグラフィ技術とドライ
エッチング技術を用いて周辺回路部の所望の位置に直径
が約０．６μｍの配線コンタクト孔１１を開口する。こ
のとき、コンタクト孔の深さは約１．６μｍなので、ア
スペクト比は約２．７に達する。次に、スパッタリング
法によりアルミニウムを被着した後、フォトリソグラフ
ィ技術とドライエッチング技術を用いてパターニングす
ることにより、Ａｌ配線１２を形成すれば、図７に示す
半導体装置が得られる。
エッチング技術を用いて周辺回路部の所望の位置に直径
が約０．６μｍの配線コンタクト孔１１を開口する。こ
のとき、コンタクト孔の深さは約１．６μｍなので、ア
スペクト比は約２．７に達する。次に、スパッタリング
法によりアルミニウムを被着した後、フォトリソグラフ
ィ技術とドライエッチング技術を用いてパターニングす
ることにより、Ａｌ配線１２を形成すれば、図７に示す
半導体装置が得られる。
【０００９】図８は、他の従来例の配線コンタクト孔の
開孔前の状態を示す断面図である。この従来例では、メ
モリセル用キャパシタの形成後にキャパシタ表面を被覆
するＳｉＯ2 膜１３を形成し、その上にＢＰＳＧ膜９を
形成してこれら２層膜により第２の層間絶縁膜１０を構
成している。この従来例場合にも、ＢＰＳＧ膜９は１．
３μｍ程度の膜厚に形成された後、ＣＭＰにより平坦化
されている。
開孔前の状態を示す断面図である。この従来例では、メ
モリセル用キャパシタの形成後にキャパシタ表面を被覆
するＳｉＯ2 膜１３を形成し、その上にＢＰＳＧ膜９を
形成してこれら２層膜により第２の層間絶縁膜１０を構
成している。この従来例場合にも、ＢＰＳＧ膜９は１．
３μｍ程度の膜厚に形成された後、ＣＭＰにより平坦化
されている。
【００１０】
【発明が解決しようとする課題】上述したように、周辺
回路部においては、コンタクト孔のアスペクト比は非常
に大きくなるので、Ａｌのステップカバレッジが劣化す
ることにより、コンタクト抵抗が増大し最悪の場合には
コンタクトがとれないという問題が起こる。また、コン
タクト孔内面にＴｉＮ、Ｔｉ等のバリアメタルを形成す
る場合には、そのカバレッジが悪くなるため、バリアメ
タルの膜厚が十分に確保されないことにより、コンタク
ト抵抗の増大や接合リークの増大という不具合が生じ
る。
回路部においては、コンタクト孔のアスペクト比は非常
に大きくなるので、Ａｌのステップカバレッジが劣化す
ることにより、コンタクト抵抗が増大し最悪の場合には
コンタクトがとれないという問題が起こる。また、コン
タクト孔内面にＴｉＮ、Ｔｉ等のバリアメタルを形成す
る場合には、そのカバレッジが悪くなるため、バリアメ
タルの膜厚が十分に確保されないことにより、コンタク
ト抵抗の増大や接合リークの増大という不具合が生じ
る。
【００１１】この問題はプレート電極７上の層間絶縁膜
を薄くすることによりある程度緩和することができる。
しかし、ここでの膜厚を薄くしても周辺回路部における
アスペクト比改善効果は余り大きくはない上に、メモリ
セル部での耐圧劣化という新たな問題が生じる。また、
第８図に示すように、第２の層間絶縁膜を２層膜によっ
て形成しても、ＣＭＰの対象となる絶縁膜が単層である
場合には、ＣＭＰの後にはメモリセル部・周辺回路部間
段差Ｇは０となるため、層間絶縁膜をＢＰＳＧ膜単層で
形成した場合と同様の不具合が生ずる。
を薄くすることによりある程度緩和することができる。
しかし、ここでの膜厚を薄くしても周辺回路部における
アスペクト比改善効果は余り大きくはない上に、メモリ
セル部での耐圧劣化という新たな問題が生じる。また、
第８図に示すように、第２の層間絶縁膜を２層膜によっ
て形成しても、ＣＭＰの対象となる絶縁膜が単層である
場合には、ＣＭＰの後にはメモリセル部・周辺回路部間
段差Ｇは０となるため、層間絶縁膜をＢＰＳＧ膜単層で
形成した場合と同様の不具合が生ずる。
【００１２】而して、メモリセル部・周辺回路部間に大
きな段差をもつ半導体デバイスでは、上部金属配線の加
工性（主にフォトリソグラフィフォーカスマージン）と
コンタクト部金属配線のステップカバレッジとはトレー
ドオフの関係にあるので、高歩留かつ高信頼性の半導体
デバイスを実現するには、最適な平坦度とコンタクト孔
深さを決定し、実現しなくてはならない。よって、この
発明の解決すべき課題は、平坦度とコンタクト孔深さの
最適化を実現できるようにすることである。
きな段差をもつ半導体デバイスでは、上部金属配線の加
工性（主にフォトリソグラフィフォーカスマージン）と
コンタクト部金属配線のステップカバレッジとはトレー
ドオフの関係にあるので、高歩留かつ高信頼性の半導体
デバイスを実現するには、最適な平坦度とコンタクト孔
深さを決定し、実現しなくてはならない。よって、この
発明の解決すべき課題は、平坦度とコンタクト孔深さの
最適化を実現できるようにすることである。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めの本発明による半導体装置は、高さの高い素子が形成
されている第１の領域（メモリセル部）と、高さの高い
素子が形成されていない第２の領域（周辺回路部）とを
有するものであって、第１の領域においては、層間絶縁
膜（１０）が、第１の層間膜（８；１４；９）を最上層
の絶縁膜として形成されており、第２の領域において
は、第１の領域と同じ層の層間絶縁膜が、前記第１の層
間膜（８）と、その直接の上層に形成された、下記
（ａ）、（ｂ）の２条件を満たす第２の層間膜（９；
９、８；８）とを含んで構成されており、（ａ）複数のサブ層間膜によって構成されており、か
つ、該複数のサブ層間膜のいずれもが前記第１の層間膜
より研磨レート若しくはエッチングレートが高くなる化
学機械研磨（ＣＭＰ）条件若しくは湿式エッチング条件
が存在している、 （ｂ）前記複数のサブ層間膜は、同一条件の化学機械研
磨では上層ほど研磨レートが高くなるか若しくは同一条
件の湿式エッチングでは上層ほどエッチングレートが高
くなる材料が用いられている、 かつ、第１の領域における前記層間絶縁膜の表面の高さ
が第２の領域における前記層間絶縁膜の表面の高さより
高いことを特徴としている。
めの本発明による半導体装置は、高さの高い素子が形成
されている第１の領域（メモリセル部）と、高さの高い
素子が形成されていない第２の領域（周辺回路部）とを
有するものであって、第１の領域においては、層間絶縁
膜（１０）が、第１の層間膜（８；１４；９）を最上層
の絶縁膜として形成されており、第２の領域において
は、第１の領域と同じ層の層間絶縁膜が、前記第１の層
間膜（８）と、その直接の上層に形成された、下記
（ａ）、（ｂ）の２条件を満たす第２の層間膜（９；
９、８；８）とを含んで構成されており、（ａ）複数のサブ層間膜によって構成されており、か
つ、該複数のサブ層間膜のいずれもが前記第１の層間膜
より研磨レート若しくはエッチングレートが高くなる化
学機械研磨（ＣＭＰ）条件若しくは湿式エッチング条件
が存在している、 （ｂ）前記複数のサブ層間膜は、同一条件の化学機械研
磨では上層ほど研磨レートが高くなるか若しくは同一条
件の湿式エッチングでは上層ほどエッチングレートが高
くなる材料が用いられている、 かつ、第１の領域における前記層間絶縁膜の表面の高さ
が第２の領域における前記層間絶縁膜の表面の高さより
高いことを特徴としている。
【００１４】また、上記の課題を解決するための本発明
による半導体装置の製造方法は、 （１）高さの高い素子が形成されている第１の領域と、
高さの高い素子が形成されていない第２の領域とを有す
る半導体基板上に第１の層間膜を形成する工程〔図５
（ａ）〕と、 （２）前記第１の層間膜上に該第１の層間膜より化学機
械研磨における研磨レート若しくは湿式エッチングにお
けるエッチングレートが高い材料からなる第２の層間膜
を形成する工程〔図５（ｂ）〕と、 （３）前記第１の領域における第２の層間膜を完全に除
去するとともに前記第２の領域においては第２の層間膜
を完全には除去しない条件で化学機械研磨および湿式エ
ッチングを行う工程〔図５（ｃ）、（ｄ）〕と、 を有し、前記湿式エッチングがフッ酸系エッチング液を
用いて行われることを特徴としている。
による半導体装置の製造方法は、 （１）高さの高い素子が形成されている第１の領域と、
高さの高い素子が形成されていない第２の領域とを有す
る半導体基板上に第１の層間膜を形成する工程〔図５
（ａ）〕と、 （２）前記第１の層間膜上に該第１の層間膜より化学機
械研磨における研磨レート若しくは湿式エッチングにお
けるエッチングレートが高い材料からなる第２の層間膜
を形成する工程〔図５（ｂ）〕と、 （３）前記第１の領域における第２の層間膜を完全に除
去するとともに前記第２の領域においては第２の層間膜
を完全には除去しない条件で化学機械研磨および湿式エ
ッチングを行う工程〔図５（ｃ）、（ｄ）〕と、 を有し、前記湿式エッチングがフッ酸系エッチング液を
用いて行われることを特徴としている。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
スタックトキャパシタを有するＤＲＡＭの出来上がり断
面図である。メモリセル部においては、ｐ型シリコン基
板１上にゲート絶縁膜を介して、トランスファゲートを
構成するｎ型ＭＯＳトランジスタのゲート電極２が形成
されており、その上はＳｉＯ2 などからなる第１の層間
絶縁膜３により覆われている。第１の層間絶縁膜３に
は、ＤＲＡＭのセルノードを構成するｎ型拡散層（図示
なし）の表面を露出させる容量コンタクト孔４が開孔さ
れており、第１の層間絶縁膜３上には、該容量コンタク
ト孔４を介してセルノードと接続された容量下部電極５
が形成されている。容量下部電極５の表面は容量絶縁膜
６により覆われており、さらにその上にはプレート電極
７が形成されている。容量下部電極５、容量絶縁膜６お
よびプレート電極７によりメモリセルの蓄積キャパシタ
が構成されている。
て図面を参照して説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
スタックトキャパシタを有するＤＲＡＭの出来上がり断
面図である。メモリセル部においては、ｐ型シリコン基
板１上にゲート絶縁膜を介して、トランスファゲートを
構成するｎ型ＭＯＳトランジスタのゲート電極２が形成
されており、その上はＳｉＯ2 などからなる第１の層間
絶縁膜３により覆われている。第１の層間絶縁膜３に
は、ＤＲＡＭのセルノードを構成するｎ型拡散層（図示
なし）の表面を露出させる容量コンタクト孔４が開孔さ
れており、第１の層間絶縁膜３上には、該容量コンタク
ト孔４を介してセルノードと接続された容量下部電極５
が形成されている。容量下部電極５の表面は容量絶縁膜
６により覆われており、さらにその上にはプレート電極
７が形成されている。容量下部電極５、容量絶縁膜６お
よびプレート電極７によりメモリセルの蓄積キャパシタ
が構成されている。
【００１６】周辺回路部においては、ＣＭＯＳ（図示な
し）が形成されており、その表面は第１の層間絶縁膜３
により覆われている。第１の層間絶縁膜上および蓄積キ
ャパシタ上は、第２の層間絶縁膜１０により被覆される
が、この第２の層間絶縁膜１０は、メモリセル部ではＮ
ＳＧ（nondoped silicate glass ）膜８の単層膜により
構成され、また、周辺回路部においては、ＮＳＧ膜８と
ＢＰＳＧ膜９との２層膜により構成されている。第２の
層間絶縁膜１０は、ＮＳＧ膜８とＢＰＳＧ膜９とを堆積
した後にＣＭＰを行って形成したものであるが、ＢＰＳ
Ｇ膜９は、メモリセル部では研磨により完全に除去され
ており、また周辺回路部ではその一部が残るようにＣＭ
Ｐ研磨されている。この研磨の結果、メモリセル部・周
辺回路部間段差Ｇは、容量電極５の高さとプレート電極
７の膜厚の合計値（約０．８μｍ）の約２分の１（約
０．４μｍ）になっている。
し）が形成されており、その表面は第１の層間絶縁膜３
により覆われている。第１の層間絶縁膜上および蓄積キ
ャパシタ上は、第２の層間絶縁膜１０により被覆される
が、この第２の層間絶縁膜１０は、メモリセル部ではＮ
ＳＧ（nondoped silicate glass ）膜８の単層膜により
構成され、また、周辺回路部においては、ＮＳＧ膜８と
ＢＰＳＧ膜９との２層膜により構成されている。第２の
層間絶縁膜１０は、ＮＳＧ膜８とＢＰＳＧ膜９とを堆積
した後にＣＭＰを行って形成したものであるが、ＢＰＳ
Ｇ膜９は、メモリセル部では研磨により完全に除去され
ており、また周辺回路部ではその一部が残るようにＣＭ
Ｐ研磨されている。この研磨の結果、メモリセル部・周
辺回路部間段差Ｇは、容量電極５の高さとプレート電極
７の膜厚の合計値（約０．８μｍ）の約２分の１（約
０．４μｍ）になっている。
【００１７】周辺回路部においては、第２の層間絶縁膜
１０および第１の層間絶縁膜３を貫通する配線コンタク
ト孔１１が開孔されており、第２の層間絶縁膜１０上に
はこのコンタクト孔を介して基板上の拡散層と接触する
Ａｌ配線１２が形成されている。ここで、半導体基板上
の合計の絶縁膜厚が減少したことにより、アスペクト比
が低減し、アルミニウムのステップカバレッジは従来例
に比較して改善されている。なお、メモリセル部におい
ても、図示された領域外において配線コンタクト孔およ
びスルーホールが形成され、それらを介して下層の導電
層と接続するＡｌ配線が形成されている。
１０および第１の層間絶縁膜３を貫通する配線コンタク
ト孔１１が開孔されており、第２の層間絶縁膜１０上に
はこのコンタクト孔を介して基板上の拡散層と接触する
Ａｌ配線１２が形成されている。ここで、半導体基板上
の合計の絶縁膜厚が減少したことにより、アスペクト比
が低減し、アルミニウムのステップカバレッジは従来例
に比較して改善されている。なお、メモリセル部におい
ても、図示された領域外において配線コンタクト孔およ
びスルーホールが形成され、それらを介して下層の導電
層と接続するＡｌ配線が形成されている。
【００１８】次に、図１に示した本実施例の製造方法に
ついて図２を参照して説明する。ｐ型シリコン基板１上
にＣＭＯＳを形成するまでは、一般の半導体デバイスの
製造工程と同様なのでその説明はここでは省略する。Ｃ
ＭＯＳ形成後、ＣＶＤ法により膜厚約４００ｎｍのＳｉ
Ｏ2 からなる第１の層間膜絶縁膜３を形成し、その後、
フォトリソグラフィ技術とドライエッチング技術を用い
て、ＤＲＡＭのセルノード部に容量コンタクト孔４を開
孔する。次に、減圧ＣＶＤ法によりポリシリコン膜を約
５００ｎｍ成長させた後、フォトリソグラフィ技術とド
ライエッチング技術を用いてパターニングする。
ついて図２を参照して説明する。ｐ型シリコン基板１上
にＣＭＯＳを形成するまでは、一般の半導体デバイスの
製造工程と同様なのでその説明はここでは省略する。Ｃ
ＭＯＳ形成後、ＣＶＤ法により膜厚約４００ｎｍのＳｉ
Ｏ2 からなる第１の層間膜絶縁膜３を形成し、その後、
フォトリソグラフィ技術とドライエッチング技術を用い
て、ＤＲＡＭのセルノード部に容量コンタクト孔４を開
孔する。次に、減圧ＣＶＤ法によりポリシリコン膜を約
５００ｎｍ成長させた後、フォトリソグラフィ技術とド
ライエッチング技術を用いてパターニングする。
【００１９】次いで、拡散炉においてＰＯＣ１3 ガス雰
囲気中でリンドープを行い（濃度約１Ｅ１９ｃｍ-3）、
導電性ポリシリコンからなる容量下部電極５を形成す
る。次に、全面にＳｉ3 Ｎ4 膜を約６ｎｍ成長させ、９
００°のスチーム雰囲気中で酸化を行なって、リーク耐
性の高い容量絶縁膜６を形成する。次に、減圧ＣＶＤ法
により、ポリシリコンを約３００ｎｍ成長させた後、容
量下部電極の場合と同様の方法でリンドープを行い、ｎ
型ポリシリコン膜を形成する（濃度約１Ｅ１９ｃ
ｍ-3）。続いて、フォトリソグラフィ技術とドライエッ
チング技術を用いてパターニングを行い、プレート電極
７を形成する〔図２（ａ）〕。この段階において、メモ
リセル部と周辺回路部との段差は８００ｎｍ以上に達し
ている。
囲気中でリンドープを行い（濃度約１Ｅ１９ｃｍ-3）、
導電性ポリシリコンからなる容量下部電極５を形成す
る。次に、全面にＳｉ3 Ｎ4 膜を約６ｎｍ成長させ、９
００°のスチーム雰囲気中で酸化を行なって、リーク耐
性の高い容量絶縁膜６を形成する。次に、減圧ＣＶＤ法
により、ポリシリコンを約３００ｎｍ成長させた後、容
量下部電極の場合と同様の方法でリンドープを行い、ｎ
型ポリシリコン膜を形成する（濃度約１Ｅ１９ｃ
ｍ-3）。続いて、フォトリソグラフィ技術とドライエッ
チング技術を用いてパターニングを行い、プレート電極
７を形成する〔図２（ａ）〕。この段階において、メモ
リセル部と周辺回路部との段差は８００ｎｍ以上に達し
ている。
【００２０】次に、減圧ＣＶＤ法または常圧ＣＶＤ法を
用いてＮＳＧ膜８を約６００ｎｍ成長させた後、Ｎ2 雰
囲気中で８５０°、２０分のアニールを行って焼き固め
を行う〔図２（ｂ）〕。次に、減圧ＣＶＤ法または常圧
ＣＶＤ法を用いてＢＰＳＧ膜９を約１．０μｍ成長させ
た後、Ｎ2 雰囲気中で９００°、１０分のアニールを行
ってリフローする〔図２（ｃ）〕。
用いてＮＳＧ膜８を約６００ｎｍ成長させた後、Ｎ2 雰
囲気中で８５０°、２０分のアニールを行って焼き固め
を行う〔図２（ｂ）〕。次に、減圧ＣＶＤ法または常圧
ＣＶＤ法を用いてＢＰＳＧ膜９を約１．０μｍ成長させ
た後、Ｎ2 雰囲気中で９００°、１０分のアニールを行
ってリフローする〔図２（ｃ）〕。
【００２１】次に、ＣＭＰ装置を用いて蓄積キャパシタ
上に約４００ｎｍのＮＳＧ膜が残るように研磨を行う
（メモリセル部では、ＢＰＳＧが１．０μｍ、ＮＳＧが
２００ｎｍ研磨される）。このときの研磨過程を考えて
みると、研磨によりＢＰＳＧ膜が全面的に減少するが、
このとき、メモリセル部の方が高さが高いためメモリセ
ル部での研磨が優先的に進行し、そのため、プレート電
極上のＢＰＳＧ膜が除去されたときには、両領域間の段
差は２００ｎｍ程度に縮小している。さらに研磨を進め
るとプレート電極上のＮＳＧ膜の研磨が始まる。
上に約４００ｎｍのＮＳＧ膜が残るように研磨を行う
（メモリセル部では、ＢＰＳＧが１．０μｍ、ＮＳＧが
２００ｎｍ研磨される）。このときの研磨過程を考えて
みると、研磨によりＢＰＳＧ膜が全面的に減少するが、
このとき、メモリセル部の方が高さが高いためメモリセ
ル部での研磨が優先的に進行し、そのため、プレート電
極上のＢＰＳＧ膜が除去されたときには、両領域間の段
差は２００ｎｍ程度に縮小している。さらに研磨を進め
るとプレート電極上のＮＳＧ膜の研磨が始まる。
【００２２】一般に、研磨レートはＣＭＰ装置の研磨パ
ッド、スラリー、圧力および回転数に依存するが、これ
らの条件が一定の場合は研磨される絶縁膜の材質により
研磨レートが異なってくる。この実施例における絶縁膜
ではＢＰＳＧ膜の方がＮＳＧ膜に比較して約２倍研磨レ
ートが大きい。したがって、ＮＳＧ膜の研磨がはじまる
と、２００ｎｍ程度であったメモリセル部・周辺回路部
間段差は再び広がり、研磨が進むにつれ、大きくなって
くる。この状態でプレート電極上におけるＮＳＧ残膜が
４００ｎｍになるまで研磨を行うと（ＮＳＧを２００ｎ
ｍ研磨）、周辺回路部ではＢＰＳＧ膜は約４００ｎｍ研
磨されるので、メモリセル部・周辺回路部間段差Ｇは所
望の４００ｎｍになる〔図２（ｄ）〕。
ッド、スラリー、圧力および回転数に依存するが、これ
らの条件が一定の場合は研磨される絶縁膜の材質により
研磨レートが異なってくる。この実施例における絶縁膜
ではＢＰＳＧ膜の方がＮＳＧ膜に比較して約２倍研磨レ
ートが大きい。したがって、ＮＳＧ膜の研磨がはじまる
と、２００ｎｍ程度であったメモリセル部・周辺回路部
間段差は再び広がり、研磨が進むにつれ、大きくなって
くる。この状態でプレート電極上におけるＮＳＧ残膜が
４００ｎｍになるまで研磨を行うと（ＮＳＧを２００ｎ
ｍ研磨）、周辺回路部ではＢＰＳＧ膜は約４００ｎｍ研
磨されるので、メモリセル部・周辺回路部間段差Ｇは所
望の４００ｎｍになる〔図２（ｄ）〕。
【００２３】次に、フォトリソグラフィ技術とドライエ
ッチング技術を用いて周辺部の所望の位置に直径が約
０．６μｍの配線コンタクト孔１１を開口する。このと
き、コンタクト孔の深さは約１．２μｍとなるので、ア
スペクト比は約２．０となり、従来方法（２．７）に比
べかなり改善される。次に、スパッタリング法によりア
ルミニウムを被着し、フォトリソグラフィ技術とドライ
エッチング技術を用いてパターニングすることによりＡ
ｌ配線１２を形成すると、図１に示した半導体装置が得
られる。
ッチング技術を用いて周辺部の所望の位置に直径が約
０．６μｍの配線コンタクト孔１１を開口する。このと
き、コンタクト孔の深さは約１．２μｍとなるので、ア
スペクト比は約２．０となり、従来方法（２．７）に比
べかなり改善される。次に、スパッタリング法によりア
ルミニウムを被着し、フォトリソグラフィ技術とドライ
エッチング技術を用いてパターニングすることによりＡ
ｌ配線１２を形成すると、図１に示した半導体装置が得
られる。
【００２４】［第２の実施例］図３は、本発明の第２の
実施例を示す断面図である。本実施例においては、第２
の層間絶縁膜１０がＳｉＯ2 膜１３と、ＮＳＧ膜８と、
ＢＰＳＧ膜９の３層膜によって構成されている（蓄積キ
ャパシタ上ではＳｉＯ2 膜１３とＮＳＧ膜７の２層膜に
よって構成されている）。本実施例を形成する場合も、
プレート電極７を形成するまでは第１の実施例と同様の
工程が行われる。その後、プレート電極７および第１の
層間絶縁膜３上に減圧ＣＶＤ法により緻密なＳｉＯ2 膜
１３を膜厚約２００ｎｍに成長させる。続いて、ＮＳＧ
膜８およびＢＰＳＧ膜９をそれぞれ４００ｎｍ、１μｍ
の膜厚に成長させる。その後は、第１の実施例の場合と
同様に、ＣＭＰ、配線コンタクト孔の開孔を行い、Ａｌ
配線１２を形成することにより、図３に示す半導体装置
を得ることができる。
実施例を示す断面図である。本実施例においては、第２
の層間絶縁膜１０がＳｉＯ2 膜１３と、ＮＳＧ膜８と、
ＢＰＳＧ膜９の３層膜によって構成されている（蓄積キ
ャパシタ上ではＳｉＯ2 膜１３とＮＳＧ膜７の２層膜に
よって構成されている）。本実施例を形成する場合も、
プレート電極７を形成するまでは第１の実施例と同様の
工程が行われる。その後、プレート電極７および第１の
層間絶縁膜３上に減圧ＣＶＤ法により緻密なＳｉＯ2 膜
１３を膜厚約２００ｎｍに成長させる。続いて、ＮＳＧ
膜８およびＢＰＳＧ膜９をそれぞれ４００ｎｍ、１μｍ
の膜厚に成長させる。その後は、第１の実施例の場合と
同様に、ＣＭＰ、配線コンタクト孔の開孔を行い、Ａｌ
配線１２を形成することにより、図３に示す半導体装置
を得ることができる。
【００２５】［第３の実施例］図４は、本発明の第３の
実施例を示すスタックトキャパシタを有するＤＲＡＭの
出来上がり断面図である。本実施例において、セルプレ
ート７および第１の層間絶縁膜より下層の構成は、図１
などに示した他の実施例の場合と変わらないので、その
部分についての説明は省略する。第２の層間絶縁膜１０
は、メモリセル部ではプラズマＳｉＯ2 膜１４の単層に
よって構成されているが、周辺回路部では、プラズマＳ
ｉＯ2 膜１４、常圧ＣＶＤ法により形成されたＮＳＧ膜
８およびＢＰＳＧ膜９によって構成されている。周辺回
路部においては、第２の層間絶縁膜１０および第１の層
間絶縁膜３を貫通する配線コンタクト孔１１が開孔され
ており、第２の層間絶縁膜１０上にはこのコンタクト孔
を介してシリコン基板上の拡散層と接触するＡｌ配線１
２が形成されている。
実施例を示すスタックトキャパシタを有するＤＲＡＭの
出来上がり断面図である。本実施例において、セルプレ
ート７および第１の層間絶縁膜より下層の構成は、図１
などに示した他の実施例の場合と変わらないので、その
部分についての説明は省略する。第２の層間絶縁膜１０
は、メモリセル部ではプラズマＳｉＯ2 膜１４の単層に
よって構成されているが、周辺回路部では、プラズマＳ
ｉＯ2 膜１４、常圧ＣＶＤ法により形成されたＮＳＧ膜
８およびＢＰＳＧ膜９によって構成されている。周辺回
路部においては、第２の層間絶縁膜１０および第１の層
間絶縁膜３を貫通する配線コンタクト孔１１が開孔され
ており、第２の層間絶縁膜１０上にはこのコンタクト孔
を介してシリコン基板上の拡散層と接触するＡｌ配線１
２が形成されている。
【００２６】第２の層間絶縁膜１０は、プラズマＳｉＯ
2 膜１４とＮＳＧ膜８とＢＰＳＧ膜９とを堆積した後に
ＣＭＰを行って形成したものであるが、メモリセル部で
はＢＰＳＧ膜９およびＮＳＧ膜８は研磨により完全に除
去されており、また周辺回路部ではＮＳＧ膜８が完全に
残りＢＰＳＧ膜９の一部が残るようにＣＭＰ研磨されて
いる。ここで、研磨レートは上層にいくほど大きくなっ
ている。すなわち、ＢＰＳＧ膜９の研磨レートが最も大
きく、続いてＮＳＧ膜８、プラズマＳｉＯ2 膜１４の順
になっている。この実施例によれば、第１、第２の実施
例の場合と比較して、メモリセル・周辺回路部境界部で
の研磨レートの水平方向の勾配が緩やかになるので、こ
の境界部での段差部の傾斜を緩やかにすることができ
る。
2 膜１４とＮＳＧ膜８とＢＰＳＧ膜９とを堆積した後に
ＣＭＰを行って形成したものであるが、メモリセル部で
はＢＰＳＧ膜９およびＮＳＧ膜８は研磨により完全に除
去されており、また周辺回路部ではＮＳＧ膜８が完全に
残りＢＰＳＧ膜９の一部が残るようにＣＭＰ研磨されて
いる。ここで、研磨レートは上層にいくほど大きくなっ
ている。すなわち、ＢＰＳＧ膜９の研磨レートが最も大
きく、続いてＮＳＧ膜８、プラズマＳｉＯ2 膜１４の順
になっている。この実施例によれば、第１、第２の実施
例の場合と比較して、メモリセル・周辺回路部境界部で
の研磨レートの水平方向の勾配が緩やかになるので、こ
の境界部での段差部の傾斜を緩やかにすることができ
る。
【００２７】［第４の実施例］図５は、本発明の第４の
実施例の製造方法を説明するための工程順の断面図であ
る。ｐ型シリコン基板１上にプレート電極７を形成する
までの工程は図２に示した第１の実施例の場合と同様で
あるのでその部分に関する詳細な説明は省略する。プレ
ート電極７を形成した後、減圧ＣＶＤ法または常圧ＣＶ
Ｄ法により膜厚約６００ｎｍのＢＰＳＧ膜９を形成した
後、Ｎ2 雰囲気中にて９００℃、１０分のリフロー熱処
理を行う〔図５（ａ）〕。
実施例の製造方法を説明するための工程順の断面図であ
る。ｐ型シリコン基板１上にプレート電極７を形成する
までの工程は図２に示した第１の実施例の場合と同様で
あるのでその部分に関する詳細な説明は省略する。プレ
ート電極７を形成した後、減圧ＣＶＤ法または常圧ＣＶ
Ｄ法により膜厚約６００ｎｍのＢＰＳＧ膜９を形成した
後、Ｎ2 雰囲気中にて９００℃、１０分のリフロー熱処
理を行う〔図５（ａ）〕。
【００２８】次に、プラズマＣＶＤ法または常圧ＣＶＤ
法を用いてＮＳＧ膜８を約１．０μｍの膜厚に成長させ
る〔図５（ｂ）〕。次に、ＣＭＰ装置を用いてメモリセ
ル部で約１００ｎｍのＮＳＧ膜８が残るように研磨を行
う（ＮＳＧ膜８は０．９μｍ研磨）と、ＮＳＧ膜表面は
完全に平坦化され、メモリセル部・周辺回路部間段差Ｇ
は０となる〔図５（ｃ）〕。
法を用いてＮＳＧ膜８を約１．０μｍの膜厚に成長させ
る〔図５（ｂ）〕。次に、ＣＭＰ装置を用いてメモリセ
ル部で約１００ｎｍのＮＳＧ膜８が残るように研磨を行
う（ＮＳＧ膜８は０．９μｍ研磨）と、ＮＳＧ膜表面は
完全に平坦化され、メモリセル部・周辺回路部間段差Ｇ
は０となる〔図５（ｃ）〕。
【００２９】次に、フッ酸を含むエッチング液（ＮＳＧ
膜のエッチングレート：２００ｎｍ／分、ＢＰＳＧ膜の
エッチングレート：８０ｎｍ）により、３分間全面エッ
チングを行うと、メモリセル部では、膜厚約４００ｎｍ
のＢＰＳＧ膜が残る（ＮＳＧ膜１００ｎｍ＋ＢＰＳＧ膜
２００ｎｍのエッチング）。一方、周辺回路部では６０
０ｎｍのＮＳＧ膜が除去されるので、最終的に３００ｎ
ｍのメモリセル部・周辺回路部間段差Ｇが形成されるこ
とになる〔図５（ｄ）〕。その後、コンタクト孔を開口
し、Ａｌ配線を施す。ＣＭＰによる研磨レートは、ウェ
ハ表面のパターンおよび凹凸に大きく依存するので、メ
モリセル部・周辺回路部間段差Ｇを正確に制御すること
は困難であるが、湿式エッチングではエッチング量のパ
ターン依存性は少ないので、この実施例によれば、面内
バラツキ少なくかつ再現性よく段差を形成することが可
能になる。
膜のエッチングレート：２００ｎｍ／分、ＢＰＳＧ膜の
エッチングレート：８０ｎｍ）により、３分間全面エッ
チングを行うと、メモリセル部では、膜厚約４００ｎｍ
のＢＰＳＧ膜が残る（ＮＳＧ膜１００ｎｍ＋ＢＰＳＧ膜
２００ｎｍのエッチング）。一方、周辺回路部では６０
０ｎｍのＮＳＧ膜が除去されるので、最終的に３００ｎ
ｍのメモリセル部・周辺回路部間段差Ｇが形成されるこ
とになる〔図５（ｄ）〕。その後、コンタクト孔を開口
し、Ａｌ配線を施す。ＣＭＰによる研磨レートは、ウェ
ハ表面のパターンおよび凹凸に大きく依存するので、メ
モリセル部・周辺回路部間段差Ｇを正確に制御すること
は困難であるが、湿式エッチングではエッチング量のパ
ターン依存性は少ないので、この実施例によれば、面内
バラツキ少なくかつ再現性よく段差を形成することが可
能になる。
【００３０】以上好ましい実施例について説明したが本
発明はこれら実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。例えば、実施例において用いられた層間
絶縁膜の材料は適宜の材料に変更することができる。す
なわち、ＮＳＧ膜に代えＳｉ3 Ｎ4 膜などを、またＢＰ
ＳＧ膜に代えＢＳＧ膜あるいはＰＳＧ膜などを用いるこ
とができる。また、第４の実施例においても、第２の実
施例の場合のように、層間絶縁膜の最下層に緻密な膜を
挿入することができ、第３の実施例の場合のように、３
層以上の層間膜を形成した後に研磨、エッチングを行う
ようにしてもよい。また、本発明はＤＲＡＭばかりでな
く他のメモリや一般的な半導体装置にも適用が可能なも
のである。
発明はこれら実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。例えば、実施例において用いられた層間
絶縁膜の材料は適宜の材料に変更することができる。す
なわち、ＮＳＧ膜に代えＳｉ3 Ｎ4 膜などを、またＢＰ
ＳＧ膜に代えＢＳＧ膜あるいはＰＳＧ膜などを用いるこ
とができる。また、第４の実施例においても、第２の実
施例の場合のように、層間絶縁膜の最下層に緻密な膜を
挿入することができ、第３の実施例の場合のように、３
層以上の層間膜を形成した後に研磨、エッチングを行う
ようにしてもよい。また、本発明はＤＲＡＭばかりでな
く他のメモリや一般的な半導体装置にも適用が可能なも
のである。
【００３１】
【発明の効果】以上説明したように、本発明による半導
体装置は、層間絶縁膜がＣＭＰの研磨レート若しくはエ
ッチングレートの異なる２層膜を含んで構成され、ＣＭ
Ｐ、若しくは、ＣＭＰおよびエッチングにより平坦化を
行うものであるので、以下の効果を享受することができ
る。 研磨またはエッチングする二つの絶縁膜の材質およ
び膜厚を変えることにより、絶対段差を容易にコントロ
ールすることができる。そして、製造上、トレードオフ
の関係にある金属配線の加工性とコンタクト孔での配線
材料のステップカバレッジに関係する絶対段差につい
て、最適化条件を満たす条件で製造を行うことが可能に
なる。 周辺回路部におけるコンタクト孔のアスペクト比が
改善されるため、ステップカバレッジがよくなることに
より、配線の信頼性が増し、また製造歩留が向上する。 コンタクト孔にバリアメタルが形成される場合、コ
ンタクト孔底部のバリアメタルカバレッジが十分に確保
されるようになるため、バリアメタルが十分の厚さに形
成されない場合や欠落部が形成された場合に起こりうる
シリコンと配線材料（あるいはプラグ材料）との相互拡
散を防止することができ、相互拡散によって起こる接合
リークを防止することができる。 メモリセル部上で完全に除去される層間膜として２
層以上の層間膜を形成する実施例によれば、段差部での
研磨量ないしエッチング量を段階的に変化させることが
でき、その結果段差部での傾斜を緩やかにすることがで
きる。
体装置は、層間絶縁膜がＣＭＰの研磨レート若しくはエ
ッチングレートの異なる２層膜を含んで構成され、ＣＭ
Ｐ、若しくは、ＣＭＰおよびエッチングにより平坦化を
行うものであるので、以下の効果を享受することができ
る。 研磨またはエッチングする二つの絶縁膜の材質およ
び膜厚を変えることにより、絶対段差を容易にコントロ
ールすることができる。そして、製造上、トレードオフ
の関係にある金属配線の加工性とコンタクト孔での配線
材料のステップカバレッジに関係する絶対段差につい
て、最適化条件を満たす条件で製造を行うことが可能に
なる。 周辺回路部におけるコンタクト孔のアスペクト比が
改善されるため、ステップカバレッジがよくなることに
より、配線の信頼性が増し、また製造歩留が向上する。 コンタクト孔にバリアメタルが形成される場合、コ
ンタクト孔底部のバリアメタルカバレッジが十分に確保
されるようになるため、バリアメタルが十分の厚さに形
成されない場合や欠落部が形成された場合に起こりうる
シリコンと配線材料（あるいはプラグ材料）との相互拡
散を防止することができ、相互拡散によって起こる接合
リークを防止することができる。 メモリセル部上で完全に除去される層間膜として２
層以上の層間膜を形成する実施例によれば、段差部での
研磨量ないしエッチング量を段階的に変化させることが
でき、その結果段差部での傾斜を緩やかにすることがで
きる。
【図１】 本発明の第１の実施例の半導体装置の断面
図。
図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための工程順断面図。
ための工程順断面図。
【図３】 本発明の第２の実施例の半導体装置の断面
図。
図。
【図４】 本発明の第３の実施例の半導体装置の断面
図。
図。
【図５】 本発明の第４の実施例の製造方法を説明する
ための工程順断面図。
ための工程順断面図。
【図６】 従来の製造方法を説明するための工程順断面
図。
図。
【図７】 従来法により形成された半導体装置の断面
図。
図。
【図８】 他の従来例の断面図。
１ ｐ型半導体基板 ２ ゲート電極 ３ 第１の層間絶縁膜 ４ 容量コンタクト孔 ５ 容量下部電極 ６ 容量絶縁膜 ７ プレート電極 ８ ＮＳＧ膜 ９ ＢＰＳＧ膜 １０ 第２の層間絶縁膜 １１ 配線コンタクト孔 １２ Ａｌ配線 １３ ＳｉＯ2 膜 １４ プラズマＳｉＯ2 膜 Ｇ メモリセル部・周辺回路部間段差
Claims (7)
- 【請求項１】 高さの高い素子が形成されている第１の
領域と、高さの高い素子が形成されていない第２の領域
とを有する半導体装置において、第１の領域において
は、層間絶縁膜が第１の層間膜を最上層の絶縁膜として
形成されており、第２の領域においては、第１の領域と
同じ層の層間絶縁膜が、前記第１の層間膜と、その直接
の上層に形成された、下記（ａ）、（ｂ）の２条件を満
たす第２の層間膜とを含んで構成されており、（ａ）複数のサブ層間膜によって構成されており、か
つ、該複数のサブ層間膜のいずれもが前記第１の層間膜
より研磨レート若しくはエッチングレートが高くなる化
学機械研磨（ＣＭＰ）条件若しくは湿式エッチング条件
が存在している、 （ｂ）前記複数のサブ層間膜は、同一
条件の化学機械研磨では上層ほど研磨レートが高くなる
か若しくは同一条件の湿式エッチングでは上層ほどエッ
チングレートが高くなる材料が用いられている、 かつ、第１の領域における前記層間絶縁膜の表面の高さ
が第２の領域における前記層間絶縁膜の表面の高さより
高いことを特徴とする半導体装置。 - 【請求項２】 高さの高い素子が形成されている第１の
領域と、高さの高い素子が形成されていない第２の領域
とを有する半導体装置において、第１の領域において
は、層間絶縁膜が不純物がドープされない酸化シリコン
からなる第１の層間膜を最上層の絶縁膜として形成され
ており、第２の領域においては、第１の領域と同じ層の
層間絶縁膜が、前記第１の層間膜と、その直接の上層に
形成された、ボロンおよび／またはリンがドープされた
酸化シリコン膜を含む第２の層間膜とを含んで構成され
ており、かつ、第１の領域における前記層間絶縁膜の表
面の高さが第２の領域における前記層間絶縁膜の表面の
高さより高いことを特徴とする半導体装置。 - 【請求項３】 高さの高い素子が形成されている第１の
領域と、高さの高い素子が形成されていない第２の領域
とを有する半導体装置において、第１の領域において
は、層間絶縁膜が不純物がドープされない酸化シリコン
からなる第１の層間膜を最上層の絶縁膜として形成され
ており、第２の領域においては、第１の領域と同じ層の
層間絶縁膜が、前記第１の層間膜と、その直接の上層に
形成された、下記（ａ）、（ｂ）、（ｃ）の３条件を満
たす第２の層間膜とを含んで構成されており、（ａ）複数のサブ層間膜によって構成されており、か
つ、該複数のサブ層間膜のいずれもが前記第１の層間膜
より研磨レート若しくはエッチングレートが高くなる化
学機械研磨（ＣＭＰ）条件若しくは湿式エッチング条件
が存在している、 （ｂ）前記複数のサブ層間膜は、同一条件の化学機械研
磨では上層ほど研磨レートが高くなるか若しくは同一条
件の湿式エッチングでは上層ほどエッチングレートが高
くなる材料が用いられている、 （ｃ）前記複数のサブ層間膜は、ボロンおよび／または
リンがドープされた酸化シリコン膜を含んでいる、 かつ、第１の領域における前記層間絶縁膜の表面の高さ
が第２の領域における前記層間絶縁膜の表面の高さより
高いことを特徴とする半導体装置。 - 【請求項４】 前記第１の層間膜がボロンおよび／また
はリンがドープされた酸化シリコンにより形成され、前
記第１の層間膜より湿式エッチングにおけるエッチング
レートが高い材料からなる第２の層間膜が不純物のドー
プされない酸化シリコン膜を含んで形成されていること
を特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記第１の層間膜の下層には第１の層間
膜より緻密な層間膜が形成されていることを特徴とする
請求項１、２または３記載の半導体装置。 - 【請求項６】 前記第２の領域において、前記第１およ
び第２の層間膜を貫通するコンタクトホールおよび／ま
たはスルーホールが形成されこれらの開口を通して第２
の層間膜上に形成された金属配線が下層の導電層と接続
されていることを特徴とする請求項１、２または３記載
の半導体装置。 - 【請求項７】 （１）高さの高い素子が形成されている
第１の領域と、高さの高い素子が形成されていない第２
の領域とを有する半導体基板上に第１の層間膜を形成す
る工程と、 （２）前記第１の層間膜上に該第１の層間膜より同一条
件の化学機械研磨における研磨レート若しくは同一条件
の湿式エッチングにおけるエッチングレートが高くなり
得る材料からなる第２の層間膜を形成する工程と、 （３）前記第１の領域における第２の層間膜を完全に除
去するとともに前記第２の領域においては第２の層間膜
を完全には除去しない条件で化学機械研磨および湿式エ
ッチングを行う工程と、 を有する半導体装置の製造方法において、前記湿式エッ
チングがフッ酸系エッチング液を用いて行われることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215577A JP2980197B2 (ja) | 1995-09-14 | 1996-08-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-260985 | 1995-09-14 | ||
| JP26098595 | 1995-09-14 | ||
| JP8215577A JP2980197B2 (ja) | 1995-09-14 | 1996-08-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139482A JPH09139482A (ja) | 1997-05-27 |
| JP2980197B2 true JP2980197B2 (ja) | 1999-11-22 |
Family
ID=26520937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8215577A Expired - Fee Related JP2980197B2 (ja) | 1995-09-14 | 1996-08-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980197B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470165B1 (ko) * | 1999-06-28 | 2005-02-07 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| KR100546205B1 (ko) * | 1999-06-29 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1996
- 1996-08-15 JP JP8215577A patent/JP2980197B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09139482A (ja) | 1997-05-27 |
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