KR100263577B1 - 반도체 장치 - Google Patents

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Abstract

반도체장치는 높이를 갖는 소자를 포함하는 메모리셀부와 높이를 갖는 소자가 형성되어 있지 않은 주변회로부를 갖는다. 제 1 영역은 최상층 절연막으로서 제 1 층간막을 구비하는 층간절연막을 포함한다. 제 2 영역은 제 1 층간막과 제 1 층간막 상에 직접적으로 배치되며 제 1 층간막보다 화학기계 연마속도가 높은 제 2 층간막을 구비한다. 메모리셀부의 층간절연막은 주변회로부의 층간절연막보다 표면이 더 높다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 높이를 구비하는 소자를 갖는 영역과 그러한 소자가 형성되어 있지 않은 또다른 영역을 포함하는 반도체장치 및 그러한 반도체장치를 제조하는 방법에 관한 것이며, 더 상세하게는 표면 토포그래피 상의 층간절연막 구조물 및 그러한 층간절연막 제조방법에 관한 것이다.
높이를 갖는 소자를 구비하는 영역과 그러한 소자가 형성되어 있지 않은 또다른 영역을 포함하는 공지된 반도체장치의 일예는 기억셀로서 스택 캐패시터를 갖는 DRAM (dynamic random access memory) 장치이다. DRAM 장치는 집적도가 증가하고, 소자의 크기가 감소함에 따라 기억셀당 캐패시턴스가 감소한다는 문제점이 있다. 그러한 문제점을 해결하기 위해, 각 캐패시터의 하부전극 높이를 증가시켜 표면적을 증가시키는 것이 일반적이었다. 하지만, 각 캐패시터의 증가된 하부전극의 높이는 메모리셀과 주변회로 간의 단차를 증가시켜 포토리소그래피에 의해 메모리셀과 주변회로부 상에 금속배선을 형성하는 것을 곤란하게 한다.
LSI 평탄화를 위해 BPSG (boro-phospho-silicate glass) 막을 리플로우 시키는 방법이 공지되어 있다. 이러한 공정은 국부적인 평탄화를 개선시킬수는 있지만, DRAM 장치의 셀플레이트와 주변표면 간의 단차를 감소시키지는 못한다. 그러므로, 그러한 큰 단차가 포토리소그래피의 포커싱 마진에 대해 너무 크기 때문에 메모리셀부와 주변회로부 간의 단차가 큰 반도체장치는 포토리소그래피의 공정정확도가 열악한 수준이 된다. 전체적인 표면 토포로지를 평탄화시키기 위한 시도로, CMP (화학기계연마 ; chemical mechanical polishing) 법이라 칭하는 연마기술이 최근의 다양한 반도체장치 제조에 사용되고 있다.
종래 CMP 법을 사용하여 제조된 DRAM 장치 구조물과 그러한 DRAM 장치제조방법이 이하에 기재된다.
첨부도면의 도 1a 내지 도 1c 및 도 2 가 일련의 종래 스택형 DRAM 장치 제조단계를 부분적인 단면으로 도시한다. 도 1a 에 도시된 바와 같이, 게이트전극 (2) 을 갖는 n 형 MOS (금속산화막 반도체 ; metal oxide semiconductor) 트랜지스터가 p 형 실리콘기판 (1) 상의 메모리셀부에 형성되며 CMOS (상보형 금속산화막 반도체 ; complementary metal oxide semiconductor) 트랜지스터가 p 형 실리콘기판 (1) 상의 주변회로부에 형성된다. MOS 트랜지스터와 CMOS 트랜지스터의 제조방법은 일반적인 반도체 제조방법과 동일하며, 이하에 상세하게 기재하지 않는다. CMOS 트랜지스터가 형성된 후, SiO2의 제 1 층간절연막 (3) 이 이제까지 형성된 표면상에 약 400 ㎚ 의 두께로 증착된다. 그 후, 캐패시터 콘택홀 (4) 이 포토리소그래피와 드라이에칭에 의해 메모리셀의 셀노드에 개구된다. 이때, 주변회로부의 기판 (1) 상에 있는 절연막은 두께가 약 400 ㎚ 이다. 다음에, 폴리실리콘막이 층간절연막 (3) 상에서 약 500 ㎚ 의 두께로 성장되어 캐패시터하부전극의 형태로 패터닝된다.
그 후, 폴리실리콘막이 인으로 도핑되어 도전성 폴리실리콘의 캐패시터하부전극 (5) 을 형성한다. 캐패시터절연막 (6) 은 캐패시터하부전극 (5) 상에 증착되어, 저압 CVD (chemical vapor deposition) 법에 의해 이제까지 형성된 표면상에 약 300 ㎚ 의 두께로 성장한다.
n 형 폴리실리콘막은 포토리소그래피와 드라이에칭에 의해 플레이트 전극 (7) 으로 패터닝된다. 이때, 메모리셀부와 주변회로부간의 단차는 800 ㎚ 이상의 높이를 갖는다.
다음에, 도 1b 에 도시된 바와 같이, BPSG 막 (9) 이 저압 CVD 법이나 상압(常壓) CVD 법에 의해 이제까지 형성된 표면상에 약 1.5 ㎛ 의 두께로 성장되고, 리플로우된다.
두께가 약 400 ㎛ 인 BPSG 막 (9) 이 메모리셀에 있는 캐패시터 플레이트에 남겨질 때까지 BPSG 막 (9) 이 CMP 장치에 의해 연마된다. 전체표면이 완전히 평탄화되어, 메모리셀부와 주변회로부 간의 단차 (G) 가 거의 0 이 된다. 이때, 두께가 약 1.2 ㎛ 인 BPSG 막이 주변회로부에 남겨진다. 결국, 기판상의 절연막은 두께가 약 1.6 ㎛ 가 된다.
계속해서, 도 2 에 도시된 바와 같이, 직경이 약 0.6 ㎛ 인 배선 콘택홀 (11) 이 포토리소그래피와 드라이에칭에 의해 주변회로부의 소정의 위치에서 개구된다. 배선 콘택홀 (11) 의 두께가 약 1.6 ㎛ 이기 때문에, 종횡비는 약 2.7 이다. 다음에, 알루미늄층이 스퍼터링에 의해 증착된 후 포토리소그래피와 드라이에칭에 의해 패터닝되어, 알루미늄 배선 (12) 을 형성한다. DRAM 장치는 도 2 에 도시된 바와 같이 제조된다.
첨부된 도면의 도 3 은 배선 콘택홀의 형성전의 종래 DRAM 장치의 또다른 구조물을 도시한다. 도 3 에 도시된 종래 구조물로, 메모리셀 캐패시터가 형성된 후, SiO2막 (13) 이 캐패시터의 표면에 대한 피복으로 형성되며, BPSG 막 (9) 은 SiO2막 (13) 상에 증착된다. SiO2막 (13) 과 BPSG (9) 은 제 2 층간절연막 (10) 으로서 제공되는 2 층막 구조를 형성한다. 약 1.3 ㎛ 의 두께로 증착된 BPSG 막 (9) 은 CMP 에 의해 평탄화된다.
도 2 에 도시된 주변회로부에서, 배선 콘택홀의 종횡비가 아주 크기 때문에, 알루미늄의 스텝 커버리지 (step coverage) 가 매우 열악해서, 최악의 경우 접촉실패를 일으킬 가능성이 있는 증가된 접촉저항을 일으킨다. TiN, Ti 등의 장벽금속층이 배선 콘택홀에서 형성될 경우, 장벽 금속층의 두께는 열악한 커버리지 로 인해 충분하지 않게 되어, 접촉저항과 접합누설이 증가하게 된다. 상기 결점은 플레이트 전극 (7) 상의 층간절연막의 두께를 감소시켜 임의의 크기를 감소시킬수 있다. 하지만, 층간절연막 두께의 감소는 주변회로부의 종횡비를 개선시킬만큼 충분히 효율적이지 않으며, 메모리셀부의 유전파괴전압 (dielectric-breakdown voltage) 이 감소한다는 또다른 문제점이 생기게 된다.
제 2 층간절연막이 도 3 에 도시된 SiO2막 (13) 및 BPSG 막 (9) 으로 구성된 2 층막 구조일 때에도, CMP 에 의해 형성된 절연막이 1 층일 경우, 메모리셀부와 주변회로부 간의 단차 (G) 는 CMP 공정 이후에 0 이 된다. 결국, 도 3 에 도시된 구조물은 층간절연막이 단일 BPSG 막을 구비하는 경우와 동일한 단점을 제공한다.
메모리셀부와 주변회로부 간의 단차가 큰 반도체장치에서, 금속배선이 메모리셀과 주변회로부 (주로 포토리소그래피의 포커싱 마진) 상에 형성된다는 용이함과 콘택홀의 금속배선의 스텝 커버리지 간의 트레이드 오프 (trade-off) 이 존재한다. 그러므로, 최적의 평탄화와 콘택홀 깊이가 결정되고 성취되어 높은 수율로 신뢰성이 높은 반도체장치를 제조하여야 한다.
그러므로, 본 발명의 목적은 반도체장치의 평탄화와 콘택홀 깊이를 최적화시키는 것이다.
도 1a 내지 도 1c 는 종래 반도체장치를 제조하는 방법을 나타내는 부분단면도.
도 2 는 도 1a 내지 도 1c 에 도시된 종래 방법에 의해 제조된 종래 반도체장치의 부분단면도.
도 3 은 또다른 반도체장치의 부분단면도.
도 4 는 본 발명의 실시예 1 에 따른 반도체장치의 부분단면도.
도 5a 내지 도 5d 는 본 발명의 실시예 1 에 따른 반도체장치를 제조하는 방법을 나타내는 부분단면도.
도 6 은 본 발명의 실시예 2 에 따른 반도체 장치의 부분단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : p 형 실리콘 기판 2 : 게이트 전극
3, 10 : 층간절연막 4 : 캐패시터 콘택홀
5 : 캐패시터하부전극 6 : 캐패시터절연막
7 : 플레이트 전극 8 : NSG 막
9 : BPSG 막 11 : 배선 콘택홀
12 : 알루미늄 배선 13 : SiO2막
G : 메모리부와 주변회로부 간의 단차
본 발명에 따르면,
반도체장치에 있어서,
높이를 갖는 소자를 구비하는 상기 반도체장치의 제 1 영역으로서, 상기 제 1 영역은 상면이 제 1 레벨에 있는 최상위의 제 1 층간막을 갖으며 상기 높이를 갖는 소자 위에 형성되는 제 1 절연층을 구비하는 제 1 영역,
높이를 갖는 소자가 형성되어 있지 않은 상기 반도체장치의 제 2 영역으로서, 상기 제 2 영역은 상기 제 1 층간막 위에 형성되고 상면이 상기 제 1 레벨보다 낮은 제 2 레벨에 있는 제 2 층간막을 갖는 제 2 절연층을 구비하며, 상기 제 2 층간막은 상기 제 1 층간막보다 높은 화학기계 연마속도를 갖는 제 2 영역,
상기 제 2 영역내에서 상기 제 2 레벨로부터 상기 제 1 및 제 2 층간막을 통하여 상기 제 2 절연층 아래의 도전층과의 콘택까지 하방으로 연장하는 콘택홀을 구비하며,
상기 콘택홀은 내부 주변이 전기적인 도전성 연결 물질로 도포되고, 상기 연결 물질은 상기 콘택홀 위로 적어도 상기 제 1 레벨까지 연장되며,
상기 콘택홀이 상기 제 1 레벨로부터 하방으로 연장되는 경우보다 상기 콘택홀의 종횡비 (aspect ratio) 가 감소되고,
상기 제 1 층간막은 불순물이 도핑되지 않은 산화실리콘으로 형성되며, 상기 제 2 층간막은 붕소, 인 중 적어도 어느 하나로 도핑된 산화실리콘으로 형성되는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면,
높이를 갖는 소자를 구비하는 제 1 영역과 높이를 갖는 소자가 형성되어 있지 않은 제 2 영역을 갖는 반도체기판 상에 제 1 층간막을 형성하는 단계와,
제 1 층간막 상에 제 1 층간막 보다 큰 화학기계 연마속도를 갖는 제 2 층간막을 형성하는 단계와,
제 2 층간막이 상기 제 1 영역으로부터 완전히 제거되며, 제 2 영역에서는 부분적으로 남겨지도록 화학기계 연마법에 의해 제 1 및 제 2 층간막을 연마하는 단계를 구비하는 반도체장치 제조방법이 또한 제공된다.
본 발명의 상기된 것 및 다른 목적, 특징 및 장점은 본 발명의 바람직한 실시예의 일예를 도시하는 첨부도면을 참조하여 이하의 기재로부터 명백해진다.
같거나 일치하는 부분은 전체적으로 같거나 일치하는 도면부호로 표시된다.
도 4 는 본 발명의 실시예 1 에 따른 반도체장치로서 스택형 캐패시터를 갖는 DRAM 장치의 부분적인 단면을 도시한다.
메모리셀부에 있어서, n 형 MOS 트랜지스터의 트랜스퍼 게이트로서 제공하는 게이트 전극 (2) 이 그 사이에 개재된 게이트 절연막이 있는 p 형 실리콘 기판상에 형성되며, SiO2등으로 형성된 제 1 층간절연막 (3) 으로 피복된다. 제 1 층간절연막 (3) 은 DRAM 의 셀노드를 형성하는 n 형 확산층 (도시하지 않음) 의 표면을 노출시키는 캐패시터 콘택홀 (4) 을 갖는다. 캐패시터 콘택홀 (4) 통해 셀노드에 접속된 캐패시터하부전극 (5) 은 제 1 층간절연막 (3) 상에 형성된다. 캐패시터하부전극 (5) 은 그 위에 플레이트 전극 (7) 이 형성된 캐패시터절연막 (6) 으로 피복된 표면을 갖는다. 캐패시터하부전극 (5), 캐패시터절연막 (6) 및 플레이트 전극 (7) 은 함께 메모리셀의 축적 캐패시터를 구성한다.
주변회로부에서, CMOS (도시하지 않음) 가 형성되며 제 1 층간절연막 (3) 으로 피복된 표면을 갖는다. 제 1 층간절연막 (3) 과 축적 캐패시터는 제 2 층간절연막 (10) 으로 피복된다. 제 2 층간절연막 (10) 은 메모리셀부에서는 NSG (nondoped silicate glass) 막을 구비하는 단층막구조이며, 주변회로부에서는 NSG 막 (8) 과 BPSG 막 (9) 을 구비하는 2 층막구조이다. 제 2 층간절연막 (10) 은 연속적으로 NSG 막 (8) 과 BPSG 막 (9) 을 증착하고 CMP 법에 의해 BPSG 막을 연마하여 형성된다. 메모리셀부에서, BPSG 막 (9) 은 CMP 법에 의해 완전히 연마된다. 주변회로부에서는 CMP 법에 의해 연마되어 NSG 막 (8) 상에 부분적으로 잔존한다. 연마공정 후에, 메모리셀부와 주변회로부 간의 단차 (G) 는 캐패시터하부전극 (5) 의 높이와 플레이트 전극 (7) 의 두께의 총합 (약 0.8 ㎛) 의 약 절반 (약 0.4 ㎛) 인 크기를 갖는다.
주변회로부는 제 2 층간절연막 (10) 과 제 1 층간절연막 (3) 을 수직으로 관통하여 한정된 배선 콘택홀 (11) 을 갖는다. 배선 콘택홀 (11) 을 통해 기판 (1) 상의 확산층과 접촉하는 알루미늄 배선 (12) 은 제 2 층간절연막 (10) 상에 형성된다. 반도체 기판상의 절연막의 총두께가 상기된 바와 같이 감소하기 때문에, 배선 콘택홀 (11) 의 종횡비가 감소하며, 알루미늄 배선 (12) 의 스텝 커버리지는 종래 구조에 비해 개선된다.
메모리셀부는 또한 도시된 영역의 외부를 한정하는 배선 콘택홀과 스루홀 및 배선 콘택홀과 스루홀을 통해 하부 도전층에 접속된 알루미늄 배선을 갖는다.
도 4 에 도시된 DRAM 장치를 제조하는 방법을 도 5a 내지 도 5d 를 참조하여 이하에 기재한다.
CMOS 트랜지스터가 일반적인 반도체장치를 제조하는 통상의 공정과 동일한 방식으로 p 형 실리콘 기판 (1) 상에 형성된다. CMOS 트랜지스터가 형성된 후, SiO2의 제 1 층간절연막 (3) 이 도 5a 에 도시된 바와 같이 CVD 법에 의해 이제까지 형성된 표면상에 약 400 ㎚ 의 두께로 증착된다. 그 후, 캐패시터 콘택홀 (4) 이 포토리소그래피와 드라이에칭에 의해 DRAM 장치의 셀노드에서 개방된다. 다음에, 폴리실리콘막이 저압 CVD 법에 의해 층간절연막 (3) 상에 약 500 ㎚ 의 두께로 성장한 후, 포토리소그래피와 드라이에칭에 의해 패터닝된다.
다음에, 확산노에서, 폴리실리콘막이 POCl3가스 분위기에서 약 1019㎝-3의 농도로 인도핑되어 도전성 폴리실리콘의 캐패시터하부전극 (5) 을 형성한다. 다음에, Si3N4막이 전표면상에 약 6 ㎚ 의 두께로 성장하고, 900℃ 의 스팀 분위기에서 산화되어, 누설내성이 높은 캐패시터절연막 (6) 을 형성한다. 그 후 폴리실리콘막이 저압 CVD 법에 의해 Si3N4막 상에 약 300 ㎚ 의 두께로 성장하고, 약 1019㎝-3의 농도로 인도핑되어 캐패시터하부전극 (5) 과 동일한 방식으로 n 형 폴리실리콘막을 형성한다. 다음에, n 형 폴리실리콘막이 포토리소그래피와 드라이에칭에 의해 플레이트 전극 (7) 으로 패터닝된다. 이 때, 메모리셀부와 주변회로부 간의 단차는 800 ㎚ 이상의 높이를 갖는다.
다음에, 도 5b 에 도시된 바와 같이, NSG 막 (8) 이 저압 CVD 법 또는 상압 CVD 법에 의해 지금까지 형성된 표면상에 약 600 ㎚ 의 두께로 성장되며, N2분위기에서 20 분 동안 850 ℃ 에서 경화시키기 의해 열처리된다. 다음에, 도 5c 에 도시된 바와 같이, BPSG 막 (9) 이 저압 CVD 법 또는 상압 CVD 법에 의해 이제까지 형성된 표면상에 약 1.0 ㎛ 의 두께로 성장되며, N2분위기에서 10 분 동안 900 ℃ 에서 리플로우를 위해 열처리된다.
다음에, 두께가 약 400 ㎚ 인 NSG 막이 축적 캐패시터 상에 남겨질 때까지 BPSG 막 (9) 과 NSG 막 (8) 이 CMP 장치에 의해 연마된다. 메모리셀부에서, BPSG 막 (9) 은 1.0 ㎛ 의 두께로 연마되고, NSG 막 (8) 은 200 ㎚ 로 연마된다.
일반적으로, 연마속도는 연마패드, 슬러리, 압력 및 CMP 장치의 회전속도에 의존한다. 이들 조건이 일정할 경우, 연마속도는 연마될 절연막의 재료에따라 다르다. 도시된 실시예에서, BPSG 막의 연마속도는 NSG 막의 연마속도보다 약 2 배 이상 크다.
그러므로, NSG 막이 연마되기 시작할 때, 약 200 ㎚ 인 메모리셀부와 주변회로부 간의 단차는 다시 증가하여, 연마공정이 진행됨에 따라 커지게 된다. BPSG 막이 주변회로부에서 약 400 ㎚ 로 연마되므로, 플레이트 전극 상에 잔존하는 두께가 400 ㎚ 가 될 때까지 NSG 막이 연마될 때, 즉 NSG 막이 200 ㎚ 로 연마될 때, 메모리셀부와 주변회로부 간의 단차는 소망의 400 ㎚ 의 두께를 갖는다 (도 5d 참조).
계속해서, 직경이 약 0.6 ㎛ 인 배선 콘택홀 (11) 이 포토리소그래피와 드라이에칭에 의해 주변회로부에서 소정의 위치에 개구된다. 배선 콘택홀 (11) 은 깊이가 약 1.2 ㎛ 이기 때문에, 그의 종횡비는 종래 방법의 종횡비인 2.7 에 비해 현저하게 개선된 약 2.0 이다. 다음에, 알루미늄 층이 스퍼터링에 의해 증착된 후, 포토리소그래피와 드라이에칭에 의해 패터닝되어 알루미늄 배선 (12) 을 형성한다. DRAM 장치는 도 4 에 도시된 바와 같이 제조된다.
도 6 은 본 발명의 실시예 2 에 따른 반도체장치로서 DRAM 장치를 도시한다. 실시예 2 에 따른 DRAM 장치는 제 2 층간절연막 (10) 이 주변회로부에서 SiO2막 (13), NSG 막 (8) 및 BPSG 막 (9) 을 구비하는 3 층막 구조이며, 축적 캐패시터 상에서는 SiO2막 (13) 과 NSG 막 (8) 을 구비하는 2 층막 구조라는 점에서 실시예 1 에 따른 장치와 구별된다.
도 6 에 도시된 DRAM 장치는 플레이트 전극 (7) 의 형성에 있어서는 도 4 에 도시된 DRAM 장치와 동일한 방식으로 제조된다. 플레이트 전극 (7) 이 형성된 후, SiO2막 (13) 이 플레이트 전극 (7) 과 제 1 층간절연막 (3) 상에 약 200 ㎚ 의 두께로 성장된다. 다음에, NSG 막 (8) 과 BPSG 막 (9) 이 각각 두께 400 ㎚ 와 1 ㎛ 로 성장된다. 그 후, 막은 CMP 법에 의해 연마되어, 배선 콘택홀이 개구되며, 알루미늄 배선 (12) 이 실시예 1 에 따른 DRAM 장치와 동일한 방식으로 형성된다. 즉, DRAM 장치는 도 6 에 도시된 바와 같이 제조된다.
상기 실시예들에 있어서, NSG 막은 Si3N4막으로 대체될 수 있으며, BPSG 막은 BSG 막 또는 PSG 막으로 대체될 수 있다. 본 발명의 원리는 DRAM 장치 뿐만 아니라 다른 기억장치 및 일반적인 반도체장치에도 적용가능하다.
상기된 바와 같이, 본 발명에 따른 반도체장치는 각각 상이한 연마속도를 갖는 2 층막 구조의 층간절연막을 구비하며, 층간절연막은 CMP 에 의해 평탄화된다.
본 발명의 바람직한 실시예가 상세하게 도시되고 기재되었지만, 첨부된 첨구범위의 범주에서 벗어나지 않고 다양한 변화나 변경을 만들 수 있다.
본 발명에 따른 반도체장치는 다음과 같은 장점을 제공한다.
(1) 메모리셀부와 주변회로부 간의 절대단차는 연마될 2 개의 절연막 재료 및 두께를 가변시킴으로써 쉽게 제어될 수 있다. 메모리셀부와 주변회로부에서 금속배선이 형성된다는 용이함과 콘택홀에서의 배선재료의 스텝 커버리지 사이의 교환과 관계된 절대단차에 대한 최적화 조건을 만족시키는 방식으로 반도체장치를 제조하는 것이 가능하다.
(2) 주변회로부의 콘택홀의 종횡비가 개선되므로, 스텝 커버리지가 개선되고, 배선의 신뢰성이 증가하며, 반도체 장치가 향상된 수율로 제조될 수 있다.
(3) 장벽금속층이 배선 콘택홀에서 형성될 경우, 배선 콘택홀층 저부에서의 장벽금속 커버리지는 실리콘과 배선재료 (또는 플러그재료) 가 상호 확산하는 것을 방지하며, 장벽금속층의 두께가 불충분하거나 또는 장벽금속층이 드롭아웃을 제공할 경우 발생할 수 있는 조건을 방지할 수 있다. 그러므로 그러한 상호확산에 의해 접합누설이 발생하는 것을 방지할 수 있다.

Claims (7)

  1. 반도체장치에 있어서,
    높이를 갖는 소자를 구비하는 상기 반도체장치의 제 1 영역으로서, 상기 제 1 영역은 상면이 제 1 레벨에 있는 최상위의 제 1 층간막을 갖으며 상기 높이를 갖는 소자 위에 형성되는 제 1 절연층을 구비하는 제 1 영역,
    높이를 갖는 소자가 형성되어 있지 않은 상기 반도체장치의 제 2 영역으로서, 상기 제 2 영역은 상기 제 1 층간막 위에 형성되고 상면이 상기 제 1 레벨보다 낮은 제 2 레벨에 있는 제 2 층간막을 갖는 제 2 절연층을 구비하며, 상기 제 2 층간막은 상기 제 1 층간막보다 높은 화학기계 연마속도를 갖는 제 2 영역,
    상기 제 2 영역내에서 상기 제 2 레벨로부터 상기 제 1 및 제 2 층간막을 통하여 상기 제 2 절연층 아래의 도전층과의 콘택까지 하방으로 연장하는 콘택홀을 구비하며,
    상기 콘택홀은 내부 주변이 전기적인 도전성 연결 물질로 도포되고, 상기 연결 물질은 상기 콘택홀 위로 적어도 상기 제 1 레벨까지 연장되며,
    상기 콘택홀이 상기 제 1 레벨로부터 하방으로 연장되는 경우보다 상기 콘택홀의 종횡비 (aspect ratio) 가 감소되고,
    상기 제 1 층간막은 불순물이 도핑되지 않은 산화실리콘으로 형성되며, 상기 제 2 층간막은 붕소, 인 중 적어도 어느 하나로 도핑된 산화실리콘으로 형성되는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 레벨의 높이 차이가 상기 제 1 및 제 2 층간막의 화학 기계 연마 속도 차이의 함수인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 반도체 장치가 DRAM 이고, 상기 제 1 영역이 스택형 캐패시터를 갖는 메모리 영역이고 상기 제 2 영역이 주변 회로 영역인 것을 특징으로 하는 반도체 장치.
  4. 높이를 갖는 스택형 캐패시터를 구비하는 메모리 영역으로서, 상기 메모리 영역은 상면이 제 1 레벨에 있는 최상위의 제 1 층간막을 갖으며 상기 높이를 갖는 캐패시터 위에 형성되는 제 1 절연층을 구비하는 메모리 영역,
    높이를 갖는 소자가 형성되어 있지 않은 주변 회로로서, 상기 주변 회로는 상기 제 1 층간막 위에 형성되고 상면이 상기 제 1 레벨보다 낮은 제 2 레벨에 있는 제 2 층간막을 갖는 제 2 절연층을 구비하며, 상기 제 2 층간막은 상기 제 1 층간막보다 높은 화학기계 연마속도를 갖는 주변회로,
    상기 주변회로 내에서 상기 제 2 레벨부터 상기 제 1 및 제 2 층간막을 통하여 상기 제 2 절연층 아래의 도전층과의 콘택까지 하방으로 연장하는 콘택홀을 구비하며,
    상기 콘택홀은 내부 주변이 전기적인 도전성 연결 물질로 도포되고, 상기 연결 물질은 상기 콘택홀 위로 연장되며,
    상기 콘택홀이 상기 제 1 레벨로부터 하방으로 연장되는 경우보다 상기 콘택홀의 종횡비 (aspect ratio) 가 감소되고, 상기 제 1 층간막은 NSG 로 형성되며, 상기 제 2 층간막은 BPSG 로 형성되는 것을 특징으로 하는 DRAM.
  5. 제 4 항에 있어서, 상기 제 1 및 제 2 레벨이 약 0.4㎛ 정도 떨어진 것을 특징으로 하는 DRAM.
  6. 높이를 갖는 스택형 캐패시터를 구비하는 메모리 셀 영역으로서, 상기 메모리 셀 영역은 상면이 제 1 레벨에 있는 최상위의 NSG 막을 갖으며 상기 높이를 갖는 캐패시터 위에 형성되는 제 1 절연층을 구비하는 메모리 셀 영역,
    높이를 갖는 소자가 형성되어 있지 않은 주변회로 영역으로서, 상기 주변 회로 영역은 상기 NSG 막 위에 형성되고 상면이 상기 제 1 레벨보다 낮은 제 2 레벨에 있는 BPSG 막을 갖는 제 2 절연층을 구비하는 주변회로 영역,
    상기 주변회로 영역 내에서 상기 제 2 레벨부터 상기 NSG 막 및 BPSG 막을 통하여 상기 제 2 절연층 아래의 도전층과의 콘택까지 하방으로 연장하는 콘택홀을 구비하며,
    상기 콘택홀은 내부 주변이 알루미늄 상호연결로 도포되고, 상기 상호연결은 상기 콘택홀 위로 상기 제 1 레벨까지 연장되며,
    상기 콘택홀이 상기 제 1 레벨로부터 하방으로 연장되는 경우보다 상기 콘택홀의 종횡비 (aspect ratio) 가 감소되는 것을 특징으로 하는 DRAM.
  7. 제 6 항에 있어서, 상기 제 1 및 제 2 레벨의 높이 차이가 상기 NSG 막 및 BPSG 막의 화학 기계 연마 속도 차이의 함수인 것을 특징으로 하는 DRAM.
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