JPH06216006A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06216006A JPH06216006A JP5021719A JP2171993A JPH06216006A JP H06216006 A JPH06216006 A JP H06216006A JP 5021719 A JP5021719 A JP 5021719A JP 2171993 A JP2171993 A JP 2171993A JP H06216006 A JPH06216006 A JP H06216006A
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- Japan
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】 レジストをパターニングする際の焦点深度マ
ージンを大きくして、微細パターンのリソグラフィを可
能にする。 【構成】 ＳｉＯ2 膜３６とポリサイド膜３７とを同一
のパターンでパターニングし、ＢＰＳＧ膜４１を堆積さ
せた後、レジスト４２を塗布する。そして、レジスト４
２のみをエッチバックしてＢＰＳＧ膜４１の凹部にレジ
スト４２を残した後、レジスト４２をマスクにしてＢＰ
ＳＧ膜４１及びＳｉＯ2 膜３６のみをエッチバックす
る。ＳｉＯ2 膜３６のためにＢＰＳＧ膜４１の凹部が深
くなり、この凹部にレジスト４２を残し易い。従って、
ＢＰＳＧ膜４１とＳｉＯ2 膜３６とを制御性良く平滑化
することができ、これらの上層でレジストをパターニン
グする際の焦点深度マージンが大きい。
ージンを大きくして、微細パターンのリソグラフィを可
能にする。 【構成】 ＳｉＯ2 膜３６とポリサイド膜３７とを同一
のパターンでパターニングし、ＢＰＳＧ膜４１を堆積さ
せた後、レジスト４２を塗布する。そして、レジスト４
２のみをエッチバックしてＢＰＳＧ膜４１の凹部にレジ
スト４２を残した後、レジスト４２をマスクにしてＢＰ
ＳＧ膜４１及びＳｉＯ2 膜３６のみをエッチバックす
る。ＳｉＯ2 膜３６のためにＢＰＳＧ膜４１の凹部が深
くなり、この凹部にレジスト４２を残し易い。従って、
ＢＰＳＧ膜４１とＳｉＯ2 膜３６とを制御性良く平滑化
することができ、これらの上層でレジストをパターニン
グする際の焦点深度マージンが大きい。
Description
【０００１】
【産業上の利用分野】本発明は、配線等のパターニング
に際してリソグラフィ技術を用いる半導体装置の製造方
法に関するものである。
に際してリソグラフィ技術を用いる半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】半導体装置の製造においてはリソグラフ
ィ技術が微細加工技術の中心になっているが、リソグラ
フィ工程でレジストを露光させる時の焦点深度マージン
が縮小投影露光装置の解像度と密接に関係している。焦
点深度マージンとは半導体ウェハの凹凸や反り、下地段
差に対するフォーカスマージンのことであり、半導体装
置の下地段差が小さい場合は、焦点深度マージンは小さ
な値でよい。
ィ技術が微細加工技術の中心になっているが、リソグラ
フィ工程でレジストを露光させる時の焦点深度マージン
が縮小投影露光装置の解像度と密接に関係している。焦
点深度マージンとは半導体ウェハの凹凸や反り、下地段
差に対するフォーカスマージンのことであり、半導体装
置の下地段差が小さい場合は、焦点深度マージンは小さ
な値でよい。
【０００３】一方、半導体装置の下地段差が大きい場合
は、焦点深度マージンは段差に応じて大きな値が必要で
ある。そして、この焦点深度マージンは、半導体装置の
製造上、一般に１．５μｍ以上は必要とされている。と
ころが、ｉ線を用いる或る縮小投影露光装置では、図２
に示す様に、０．４μｍのラインアンドスペースを露光
させる場合は、焦点深度マージンが１．３μｍしかなく
０．２μｍ不足している。
は、焦点深度マージンは段差に応じて大きな値が必要で
ある。そして、この焦点深度マージンは、半導体装置の
製造上、一般に１．５μｍ以上は必要とされている。と
ころが、ｉ線を用いる或る縮小投影露光装置では、図２
に示す様に、０．４μｍのラインアンドスペースを露光
させる場合は、焦点深度マージンが１．３μｍしかなく
０．２μｍ不足している。
【０００４】従って、０．４μｍのラインアンドスペー
スを解像させるためには、更に解像度の良い縮小投影露
光装置、例えばエキシマレーザを用いる縮小投影露光装
置が必要である。しかし、この様な装置には多大の設備
投資とランニングコストとが必要であるので、半導体装
置の製造コストが増大する。
スを解像させるためには、更に解像度の良い縮小投影露
光装置、例えばエキシマレーザを用いる縮小投影露光装
置が必要である。しかし、この様な装置には多大の設備
投資とランニングコストとが必要であるので、半導体装
置の製造コストが増大する。
【０００５】以上の様な問題は焦点深度マージンが０．
２μｍ不足しているために生じるので、これを解決する
他の手段として、半導体装置の下地段差を０．２μｍ小
さくすることが考えられる。例えば、積層ＣＭＯＳ型Ｓ
ＲＡＭのメモリセルにおける負荷素子である薄膜トラン
ジスタを形成するためのレジストのパターニングでは、
０．４μｍのラインアンドスペースが要求されるが、下
地段差が現状では０．３μｍ以上ある。従って、薄膜ト
ランジスタの下地段差を平滑化すれば、１．３μｍの焦
点深度でも露光を行うことができる。
２μｍ不足しているために生じるので、これを解決する
他の手段として、半導体装置の下地段差を０．２μｍ小
さくすることが考えられる。例えば、積層ＣＭＯＳ型Ｓ
ＲＡＭのメモリセルにおける負荷素子である薄膜トラン
ジスタを形成するためのレジストのパターニングでは、
０．４μｍのラインアンドスペースが要求されるが、下
地段差が現状では０．３μｍ以上ある。従って、薄膜ト
ランジスタの下地段差を平滑化すれば、１．３μｍの焦
点深度でも露光を行うことができる。
【０００６】下地段差を平滑化するためには、ＳＯＧ膜
等の様に自己平滑化する層間絶縁膜を用いる方法と、レ
ジスト等の様に自己平滑化するエッチバック対象膜を用
いてエッチバックを行う方法とがある。しかし、ＳＯＧ
膜には吸湿性があるので、ＳＯＧ膜を用いるとトランジ
スタの寿命を縮めるという問題がある。このため、レジ
ストエッチバックによる平滑化が有望視されている。
等の様に自己平滑化する層間絶縁膜を用いる方法と、レ
ジスト等の様に自己平滑化するエッチバック対象膜を用
いてエッチバックを行う方法とがある。しかし、ＳＯＧ
膜には吸湿性があるので、ＳＯＧ膜を用いるとトランジ
スタの寿命を縮めるという問題がある。このため、レジ
ストエッチバックによる平滑化が有望視されている。
【０００７】このレジストエッチバックにも、２つの方
法がある。第１の方法は、下地とレジストとのエッチン
グ速度を等しくして、これらを同時にエッチバックする
方法である。第２の方法は、図３（ａ）（ｂ）に示す様
に下地１１とこの下地１１上に塗布したレジスト１２と
のエッチング選択比を大きくし、図３（ｃ）に示す様に
第１段階でレジスト１２のみをエッチバックして下地１
１の凹部にのみレジスト１２を残し、図３（ｄ）に示す
様に第２段階で凹部に残されているレジスト１２をマス
クにして下地１１のみをエッチバックする方法である。
法がある。第１の方法は、下地とレジストとのエッチン
グ速度を等しくして、これらを同時にエッチバックする
方法である。第２の方法は、図３（ａ）（ｂ）に示す様
に下地１１とこの下地１１上に塗布したレジスト１２と
のエッチング選択比を大きくし、図３（ｃ）に示す様に
第１段階でレジスト１２のみをエッチバックして下地１
１の凹部にのみレジスト１２を残し、図３（ｄ）に示す
様に第２段階で凹部に残されているレジスト１２をマス
クにして下地１１のみをエッチバックする方法である。
【０００８】これら２つの方法のうちで、第１の方法に
は半導体ウェハの面内でエッチング速度のバラツキが大
きくなるという傾向があるので、第２の方法の方が下地
１１の段差を制御性良く平滑化することができる。この
ため、積層ＣＭＯＳ型ＳＲＡＭのメモリセルにおける負
荷素子である薄膜トランジスタの形成等に際しても、従
来から第２の方法が用いられてきた。
は半導体ウェハの面内でエッチング速度のバラツキが大
きくなるという傾向があるので、第２の方法の方が下地
１１の段差を制御性良く平滑化することができる。この
ため、積層ＣＭＯＳ型ＳＲＡＭのメモリセルにおける負
荷素子である薄膜トランジスタの形成等に際しても、従
来から第２の方法が用いられてきた。
【０００９】
【発明が解決しようとする課題】しかし、上述の第２の
方法によるエッチバックでも、図３に示した様に０．２
μｍ以上の大きな段差は制御性良く平滑化することがで
きるが、図４に示す様に０．２μｍ以下の小さな段差で
は、残すべきレジスト１２の膜厚が薄いので、レジスト
１２に対するエッチバックの制御が難しく、段差を制御
性良く平滑化することができなかった。従って、下地１
１の上層でレジスト（図示せず）をパターニングする際
の焦点深度マージンが小さく、微細パターンのリソグラ
フィを行うことが難しかった。
方法によるエッチバックでも、図３に示した様に０．２
μｍ以上の大きな段差は制御性良く平滑化することがで
きるが、図４に示す様に０．２μｍ以下の小さな段差で
は、残すべきレジスト１２の膜厚が薄いので、レジスト
１２に対するエッチバックの制御が難しく、段差を制御
性良く平滑化することができなかった。従って、下地１
１の上層でレジスト（図示せず）をパターニングする際
の焦点深度マージンが小さく、微細パターンのリソグラ
フィを行うことが難しかった。
【００１０】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、第１の膜３７の上に第２の膜３６を積層さ
せる工程と、前記第２及び第１の膜３６、３７を同一の
パターンでパターニングする工程と、前記パターニング
の後に、前記第２の膜３６とエッチング速度が等しい絶
縁膜４１を全面に形成する工程と、前記絶縁膜４１とは
エッチング速度が異なる第３の膜４２で前記絶縁膜４１
の凹部を埋める工程と、前記絶縁膜４１と前記第２の膜
３６とが平滑になるまで、前記第３の膜４２をマスクに
して前記絶縁膜４１及び前記第２の膜３６をエッチング
する工程とを具備している。
製造方法は、第１の膜３７の上に第２の膜３６を積層さ
せる工程と、前記第２及び第１の膜３６、３７を同一の
パターンでパターニングする工程と、前記パターニング
の後に、前記第２の膜３６とエッチング速度が等しい絶
縁膜４１を全面に形成する工程と、前記絶縁膜４１とは
エッチング速度が異なる第３の膜４２で前記絶縁膜４１
の凹部を埋める工程と、前記絶縁膜４１と前記第２の膜
３６とが平滑になるまで、前記第３の膜４２をマスクに
して前記絶縁膜４１及び前記第２の膜３６をエッチング
する工程とを具備している。
【００１１】請求項２の半導体装置の製造方法は、前記
第１の膜３７が配線であり、前記第２の膜３６が絶縁膜
であり、前記第３の膜４２がレジストであることを特徴
としている。
第１の膜３７が配線であり、前記第２の膜３６が絶縁膜
であり、前記第３の膜４２がレジストであることを特徴
としている。
【００１２】
【作用】本発明による半導体装置の製造方法では、第１
の膜３７の上に第２の膜３６を積層させ、これら第２及
び第１の膜３６、３７を同一のパターンでパターニング
しているので、第１の膜３７のみをパターニングする場
合に比べて段差が大きくなる。このため、第３の膜４２
で埋めるべき絶縁膜４１の凹部が深くなり、この凹部に
第３の膜４２を残し易い。従って、絶縁膜４１及び第２
の膜３６のエッチングに際して第３の膜４２を確実にマ
スクにすることができて、絶縁膜４１と第２の膜３６と
を制御性良く平滑化することができる。
の膜３７の上に第２の膜３６を積層させ、これら第２及
び第１の膜３６、３７を同一のパターンでパターニング
しているので、第１の膜３７のみをパターニングする場
合に比べて段差が大きくなる。このため、第３の膜４２
で埋めるべき絶縁膜４１の凹部が深くなり、この凹部に
第３の膜４２を残し易い。従って、絶縁膜４１及び第２
の膜３６のエッチングに際して第３の膜４２を確実にマ
スクにすることができて、絶縁膜４１と第２の膜３６と
を制御性良く平滑化することができる。
【００１３】
【実施例】以下、積層ＣＭＯＳ型ＳＲＡＭの製造に適用
した本発明の一実施例を、図１を参照しながら説明す
る。本実施例では、図１（ａ）に示す様に、Ｓｉ基板２
１の素子分離領域の表面にＬＯＣＯＳ法でＳｉＯ2 膜２
２を形成し、このＳｉＯ2 膜２２に囲まれている素子活
性領域の表面にゲート絶縁膜としてのＳｉＯ2 膜２３を
熱酸化法で形成する。
した本発明の一実施例を、図１を参照しながら説明す
る。本実施例では、図１（ａ）に示す様に、Ｓｉ基板２
１の素子分離領域の表面にＬＯＣＯＳ法でＳｉＯ2 膜２
２を形成し、このＳｉＯ2 膜２２に囲まれている素子活
性領域の表面にゲート絶縁膜としてのＳｉＯ2 膜２３を
熱酸化法で形成する。
【００１４】そして、埋め込みコンタクト用の開口２４
をＳｉＯ2 膜２３に形成した後、第１層目の多結晶Ｓｉ
膜２５をＳｉ基板２１上の全面に堆積させ、この多結晶
Ｓｉ膜２５にＮ型の不純物を導入する。その後、第１層
目のＷＳｉx 膜２６とオフセット用のＳｉＯ2 膜２７と
を、多結晶Ｓｉ膜２５上の全面に順次に堆積させる。そ
して、ＳｉＯ2 膜２７と多結晶Ｓｉ膜２５及びＷＳｉx
膜２６から成る第１層目のポリサイド膜２８とを、メモ
リセルの駆動用トランジスタのゲート電極や転送用トラ
ンジスタのゲート電極つまりワード線等のパターンに加
工する。
をＳｉＯ2 膜２３に形成した後、第１層目の多結晶Ｓｉ
膜２５をＳｉ基板２１上の全面に堆積させ、この多結晶
Ｓｉ膜２５にＮ型の不純物を導入する。その後、第１層
目のＷＳｉx 膜２６とオフセット用のＳｉＯ2 膜２７と
を、多結晶Ｓｉ膜２５上の全面に順次に堆積させる。そ
して、ＳｉＯ2 膜２７と多結晶Ｓｉ膜２５及びＷＳｉx
膜２６から成る第１層目のポリサイド膜２８とを、メモ
リセルの駆動用トランジスタのゲート電極や転送用トラ
ンジスタのゲート電極つまりワード線等のパターンに加
工する。
【００１５】その後、ＳｉＯ2 膜２７等とＳｉＯ2 膜２
２とをマスクにしてＳｉ基板２１にＮ型の不純物を導入
して、拡散層３１を形成する。そして、ＳｉＯ2 膜３２
を全面に堆積させ、このＳｉＯ2 膜３２の全面をエッチ
バックして、ポリサイド膜２８及びＳｉＯ2 膜２７の側
面にＳｉＯ2 膜３２から成る側壁を形成する。そして更
に、層間絶縁膜３３を全面に堆積させる。なお、ここま
では従来公知の工程である。
２とをマスクにしてＳｉ基板２１にＮ型の不純物を導入
して、拡散層３１を形成する。そして、ＳｉＯ2 膜３２
を全面に堆積させ、このＳｉＯ2 膜３２の全面をエッチ
バックして、ポリサイド膜２８及びＳｉＯ2 膜２７の側
面にＳｉＯ2 膜３２から成る側壁を形成する。そして更
に、層間絶縁膜３３を全面に堆積させる。なお、ここま
では従来公知の工程である。
【００１６】次に、メモリセルの駆動用トランジスタの
ゲート電極であるポリサイド膜２８等に達するコンタク
ト孔（図示せず）を、層間絶縁膜３３及びＳｉＯ2 膜２
７に開孔する。そして、図１（ｂ）に示す様に、膜厚が
７０ｎｍ程度である第２層目の多結晶Ｓｉ膜３４をＣＶ
Ｄ法で全面に堆積させ、８２０℃程度のＰＯＣｌ3 の蒸
気に６０分間程度に亙って曝してこの蒸気から多結晶Ｓ
ｉ膜３４にＰｈｏｓを熱拡散させるプレデポジションを
行う。
ゲート電極であるポリサイド膜２８等に達するコンタク
ト孔（図示せず）を、層間絶縁膜３３及びＳｉＯ2 膜２
７に開孔する。そして、図１（ｂ）に示す様に、膜厚が
７０ｎｍ程度である第２層目の多結晶Ｓｉ膜３４をＣＶ
Ｄ法で全面に堆積させ、８２０℃程度のＰＯＣｌ3 の蒸
気に６０分間程度に亙って曝してこの蒸気から多結晶Ｓ
ｉ膜３４にＰｈｏｓを熱拡散させるプレデポジションを
行う。
【００１７】その後、膜厚が８０ｎｍ程度である第２層
目のＷＳｉx 膜３５と膜厚が２５０ｎｍ程度であるオフ
セット用のＳｉＯ2 膜３６とを、ＣＶＤ法で多結晶Ｓｉ
膜３４上の全面に順次に堆積させる。そして、上述のコ
ンタクト孔を介してメモリセルの駆動用トランジスタの
ゲート電極と後に形成する負荷用薄膜トランジスタのゲ
ート電極とを結ぶ配線等のパターンに、ＳｉＯ2 膜３６
上でレジスト（図示せず）をパターニングする。
目のＷＳｉx 膜３５と膜厚が２５０ｎｍ程度であるオフ
セット用のＳｉＯ2 膜３６とを、ＣＶＤ法で多結晶Ｓｉ
膜３４上の全面に順次に堆積させる。そして、上述のコ
ンタクト孔を介してメモリセルの駆動用トランジスタの
ゲート電極と後に形成する負荷用薄膜トランジスタのゲ
ート電極とを結ぶ配線等のパターンに、ＳｉＯ2 膜３６
上でレジスト（図示せず）をパターニングする。
【００１８】その後、このレジストをマスクにして、Ｓ
ｉＯ2 膜３６と多結晶Ｓｉ膜３４及びＷＳｉx 膜３５か
ら成る第２層目のポリサイド膜３７とを、ＲＩＥでパタ
ーニングする。なお、このＲＩＥでは、夫々の膜厚の２
０パーセント程度のオーバエッチングを行う。
ｉＯ2 膜３６と多結晶Ｓｉ膜３４及びＷＳｉx 膜３５か
ら成る第２層目のポリサイド膜３７とを、ＲＩＥでパタ
ーニングする。なお、このＲＩＥでは、夫々の膜厚の２
０パーセント程度のオーバエッチングを行う。
【００１９】次に、図１（ｃ）に示す様に、不純物とし
てＢ及びＰｈｏｓを含むＯ3 −ＴＥＯＳを原料とするＣ
ＶＤ法でＢＰＳＧ膜４１を全面に堆積させて、第１層目
のポリサイド膜２８及びＳｉＯ2 膜２７による段差を平
滑化する。この平滑化のためには、ＢＰＳＧ膜４１の膜
厚をポリサイド膜２８同士の間隔の８割程度にする。従
って、例えば間隔が０．３５μｍの場合は膜厚を２８０
ｎｍ程度とし、間隔が０．６０μｍの場合は膜厚を４８
０ｎｍ程度とする。
てＢ及びＰｈｏｓを含むＯ3 −ＴＥＯＳを原料とするＣ
ＶＤ法でＢＰＳＧ膜４１を全面に堆積させて、第１層目
のポリサイド膜２８及びＳｉＯ2 膜２７による段差を平
滑化する。この平滑化のためには、ＢＰＳＧ膜４１の膜
厚をポリサイド膜２８同士の間隔の８割程度にする。従
って、例えば間隔が０．３５μｍの場合は膜厚を２８０
ｎｍ程度とし、間隔が０．６０μｍの場合は膜厚を４８
０ｎｍ程度とする。
【００２０】その後、レジスト４２を３００ｎｍ程度の
膜厚に塗布し、ポリサイド膜３７の上層のレジスト４２
が完全に除去されるまで、フッ素を含まないＯ2 系のガ
スでレジスト４２のみをエッチバックする。この結果、
ＢＰＳＧ膜４１の凹部にのみレジスト４２が残る。
膜厚に塗布し、ポリサイド膜３７の上層のレジスト４２
が完全に除去されるまで、フッ素を含まないＯ2 系のガ
スでレジスト４２のみをエッチバックする。この結果、
ＢＰＳＧ膜４１の凹部にのみレジスト４２が残る。
【００２１】次に、図１（ｄ）に示す様に、ＢＰＳＧ膜
４１の凹部に残したレジスト４２をマスクにして、この
レジスト４２下のＢＰＳＧ膜４１とポリサイド膜３７の
上層のＢＰＳＧ膜４１またはＳｉＯ2 膜３６とが同じ高
さになるまで、つまりこれらの膜が平滑になるまで、Ｃ
ＨＦ3 系のガスでＢＰＳＧ膜４１及びＳｉＯ2 膜３６の
みをエッチバックする。
４１の凹部に残したレジスト４２をマスクにして、この
レジスト４２下のＢＰＳＧ膜４１とポリサイド膜３７の
上層のＢＰＳＧ膜４１またはＳｉＯ2 膜３６とが同じ高
さになるまで、つまりこれらの膜が平滑になるまで、Ｃ
ＨＦ3 系のガスでＢＰＳＧ膜４１及びＳｉＯ2 膜３６の
みをエッチバックする。
【００２２】そして、レジスト４２を除去し、８５０℃
程度のＮ2 雰囲気中で１０分間程度の熱処理を行って、
レジスト４２の周囲にレジスト４２の膜厚の半分程度の
高さで残っていたＢＰＳＧ膜４１の突起部４１ａをフロ
ーさせる。その後は、再び従来公知の工程を実行して、
メモリセルの負荷用薄膜トランジスタ（図示せず）やビ
ット線等としてのＡｌ配線（図示せず）等を形成して、
この積層ＣＭＯＳ型ＳＲＡＭを完成させる。
程度のＮ2 雰囲気中で１０分間程度の熱処理を行って、
レジスト４２の周囲にレジスト４２の膜厚の半分程度の
高さで残っていたＢＰＳＧ膜４１の突起部４１ａをフロ
ーさせる。その後は、再び従来公知の工程を実行して、
メモリセルの負荷用薄膜トランジスタ（図示せず）やビ
ット線等としてのＡｌ配線（図示せず）等を形成して、
この積層ＣＭＯＳ型ＳＲＡＭを完成させる。
【００２３】
【発明の効果】本発明による半導体装置の製造方法で
は、絶縁膜と第２の膜とを制御性良く平滑化することが
できるので、これら絶縁膜及び第２の膜の上層でレジス
トをパターニングする際の焦点深度マージンが大きく、
微細パターンのリソグラフィが可能である。
は、絶縁膜と第２の膜とを制御性良く平滑化することが
できるので、これら絶縁膜及び第２の膜の上層でレジス
トをパターニングする際の焦点深度マージンが大きく、
微細パターンのリソグラフィが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例を工程順に示す側断面図であ
る。
る。
【図２】リソグラフィ工程の露光におけるラインアンド
スペースと焦点深度範囲との関係を示すグラフである。
スペースと焦点深度範囲との関係を示すグラフである。
【図３】下地段差が大きい場合のレジストエッチバック
を工程順に示す側断面図である。
を工程順に示す側断面図である。
【図４】下地段差が小さい場合のレジストエッチバック
を工程順に示す側断面図である。
を工程順に示す側断面図である。
３６ ＳｉＯ2 膜 ３７ ポリサイド膜 ４１ ＢＰＳＧ膜 ４２ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｆ 9277−4Ｍ
Claims (2)
- 【請求項１】 第１の膜の上に第２の膜を積層させる工
程と、 前記第２及び第１の膜を同一のパターンでパターニング
する工程と、 前記パターニングの後に、前記第２の膜とエッチング速
度が等しい絶縁膜を全面に形成する工程と、 前記絶縁膜とはエッチング速度が異なる第３の膜で前記
絶縁膜の凹部を埋める工程と、 前記絶縁膜と前記第２の膜とが平滑になるまで、前記第
３の膜をマスクにして前記絶縁膜及び前記第２の膜をエ
ッチングする工程とを具備する半導体装置の製造方法。 - 【請求項２】 前記第１の膜が配線であり、前記第２の
膜が絶縁膜であり、前記第３の膜がレジストであること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021719A JPH06216006A (ja) | 1993-01-14 | 1993-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021719A JPH06216006A (ja) | 1993-01-14 | 1993-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216006A true JPH06216006A (ja) | 1994-08-05 |
Family
ID=12062893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021719A Pending JPH06216006A (ja) | 1993-01-14 | 1993-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216006A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325599B1 (ko) * | 1999-05-11 | 2002-02-25 | 황인길 | 반도체 소자의 접촉구 형성 방법 |
| US6544698B1 (en) | 2001-06-27 | 2003-04-08 | University Of South Florida | Maskless 2-D and 3-D pattern generation photolithography |
| US6764796B2 (en) | 2001-06-27 | 2004-07-20 | University Of South Florida | Maskless photolithography using plasma displays |
| US6998219B2 (en) | 2001-06-27 | 2006-02-14 | University Of South Florida | Maskless photolithography for etching and deposition |
| US7271877B2 (en) | 2001-06-27 | 2007-09-18 | University Of South Florida | Method and apparatus for maskless photolithography |
| US7468238B2 (en) | 2001-06-27 | 2008-12-23 | University Of South Florida | Maskless photolithography for using photoreactive agents |
-
1993
- 1993-01-14 JP JP5021719A patent/JPH06216006A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325599B1 (ko) * | 1999-05-11 | 2002-02-25 | 황인길 | 반도체 소자의 접촉구 형성 방법 |
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| US7572573B2 (en) | 2001-06-27 | 2009-08-11 | University Of South Florida | Maskless photolithography for etching and deposition |
| US7573561B2 (en) | 2001-06-27 | 2009-08-11 | University Of South Florida | Method and apparatus for maskless photolithography |
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