KR100388453B1 - 캐패시터 제조 방법 - Google Patents

캐패시터 제조 방법 Download PDF

Info

Publication number
KR100388453B1
KR100388453B1 KR10-2001-0038696A KR20010038696A KR100388453B1 KR 100388453 B1 KR100388453 B1 KR 100388453B1 KR 20010038696 A KR20010038696 A KR 20010038696A KR 100388453 B1 KR100388453 B1 KR 100388453B1
Authority
KR
South Korea
Prior art keywords
etching
film
capacitor
oxide film
forming
Prior art date
Application number
KR10-2001-0038696A
Other languages
English (en)
Other versions
KR20030002871A (ko
Inventor
유재선
이진욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0038696A priority Critical patent/KR100388453B1/ko
Publication of KR20030002871A publication Critical patent/KR20030002871A/ko
Application granted granted Critical
Publication of KR100388453B1 publication Critical patent/KR100388453B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 식각배리어막 식각에 따른 비트라인의 손상을 방지하고, 캐패시터산화막의 경사진 식각프로파일로 인한 후속 공정 불량을 방지하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 다수의 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀에 플러그를 매립시키는 단계, 상기 플러그가 매립된 상기 층간절연막상에 제 1 감광막, 하드마스크를 순차적으로 형성하는 단계, 상기 하드마스크상에 상기 플러그 사이를 노출시키는 제 2 감광막으로 이루어진 마스크를 형성하는 단계, 상기 마스크로 상기 하드마스크와 상기 제 1 감광막을 순차적으로 식각하는 단계, 상기 식각후 형성된 식각패턴에 저온산화막을 매립시키는 단계, 상기 제 1 감광막을 선택적으로 제거하는 단계, 및 상기 제 1 감광막 제거후 잔류하는 상기 저온산화막을 포함한 전면에 하부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
일반적으로 하부전극, 유전막 및 상부전극으로 이루어지는 DRAM 및 FeRAM의 캐패시터의 패터닝시 적용되는 식각 공정은 캐패시터 구조에 따라 하나 또는 세개의 공정으로 구성되어 있으며, 각 구조에 따라 식각층은 달라지게 된다.
저밀도 메모리의 셀은, 스트랩(strapped) 구조를 갖는데, 스트랩구조에서는 상부전극이 스토리지노드(storage node)로 사용된다. 스트랩 구조의 경우 캐패시터 형성에 필요한 공정을 거친 후 스토리지노드 콘택을 형성하므로 열공정에 의한 스토리지노드 콘택의 산화를 방지할 수 있는 장점이 있다.
그러나, 스트랩구조의 경우, 상부전극이 스토리지노드로 사용되므로 캐패시터를 포함하는 셀크기가 커져 고밀도의 소자를 구현하기가 불가능하다. 또한, 상부전극과 하부전극을 각각 패터닝해야 하며 셀플레이트(cell plate)로 사용되는 하부전극에 콘택을 형성해야 한다. 즉 3회의 캐패시터 식각 공정이 요구되는 단점이 있다.
반면, 플러그(Plug)에 접속되는 적층구조는 하부전극이 스토리지노드로 사용되어 고밀도 메모리 셀을 제조하기가 쉽다.
도 1a 내지 도 1b는 종래기술에 따른 메모리소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 다수의 워드라인을 포함한 트랜지스터(도시 생략) 제조 공정이 완료된 반도체기판(11)상에 제 1 층간절연막(Inter Layer Dielectric; ILD)(12)을 형성한 다음, 제 1 층간절연막(12)을 선택적으로 식각하여콘택홀을 형성한다. 이 때, 콘택홀은 워드라인 사이의 반도체기판(11)을 노출시키도록 형성되며, 제 1 폴리실리콘플러그가 형성될 부분이다.
다음으로, 콘택홀에 제 1 폴리실리콘플러그(13)를 매립시킨 후, 전면에 제2층간절연막(14)을 증착 및 평탄화하고, 제 2 층간절연막(14)상에 하드마스크(16)를 구비하는 다수의 비트라인(15)을 형성한다. 그리고, 비트라인(15)의 양측벽에 스페이서(17)를 형성한다.
계속해서, 비트라인(15)을 포함한 전면에 제 3 층간절연막(18)을 증착 및 평탄화한 다음, 제 3 층간절연막(18)과 제 2 층간절연막(14)을 동시에 식각하여 제 1 폴리실리콘플러그(13)의 표면이 드러나는 스토리지노드 콘택홀을 형성하고, 연속해서 스토리지노드 콘택홀에 제 2 폴리실리콘플러그(19)를 매립시킨다. 이 때, 제 2 폴리실리콘플러그(19)는 스토리지노드 콘택플러그로 작용한다.
다음으로, 제 2 폴리실리콘플러그(19)가 매립된 제 3 층간절연막(18)상에 식각배리어막(20)과 하부전극의 높이를 결정짓는 캐패시터산화막(21)을 순차적으로 증착한 후, 캐패시터산화막(21)상에 감광막을 이용한 스토리지노드마스크(22)를 형성한다.
도 1b에 도시된 바와 같이, 스토리지노드마스크(22)로 캐패시터산화막(21)과 식각배리어막(20)을 순차적으로 식각하여 제 2 폴리실리콘플러그(19)에 정렬되는 하부전극이 형성될 영역(이하 '하부전극영역'이라 약칭함)(23)을 오픈시킨다.
후속 공정으로, 오픈된 하부전극영역(23)을 포함한 캐패시터산화막(21)의 표면을 따라 하부전극으로서 폴리실리콘 또는 금속막을 증착한 다음, 에치백 또는 화학적기계적연마를 통해 하부전극영역(23)내에만 하부전극을 잔류시켜 이웃한 셀간 서로 격리시킨다.
그리고, 하부전극을 포함한 전면에 유전막, 상부전극을 순차적으로 증착한다.
상술한 종래기술에서는 캐패시터산화막(21) 식각시 하부의 비트라인(15)과 제 3 층간절연막(18)이 식각되는 것을 방지하기 위해 캐패시터산화막(21)과 제 3 층간절연막(18) 사이에 식각배리어막(20)을 증착한다.
그러나, 식각배리어막(20)이 제 2 폴리실리콘플러그(19)위에 증착되므로 하부전극과 제 2 폴리실리콘플러그(19)를 연결하기 위해서는 캐패시터산화막(21) 식각후 식각배리어막(20)을 식각하여 제거해야 하는 추가 공정이 필요하며, 식각배리어막(20) 식각시 제 3 층간절연막(18)이 식각되므로 비트라인(15)상의 하드마스크(16)가 식각되어 하부전극과 비트라인(15)간의 숏트를 유발할 수 있다(도 1b의 'B').
그리고, 캐패시터산화막(21) 식각시 식각배리어막(20)에 대한 식각선택비를 갖도록 C4F8, C5F8등 다량의 폴리머를 발생시키는 가스를 사용해야 하는데, 이러한 가스를 사용하면 식각프로파일이 경사져 수직모양의 식각프로파일을 얻을 수 없는 문제가 있다(도 1b의 'A').
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 식각배리어막 식각에 따른 비트라인의 손상을 방지하고, 캐패시터산화막의 경사진 식각프로파일로 인한 후속 공정 불량을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 33 : 제 1 폴리실리콘플러그
35 : 비트라인 39 : 제 2 폴리실리콘플러그
40 : B-감광막 41 : 하드마스크산화막
43 : 저온산화막
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 다수의 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀에 플러그를 매립시키는 단계, 상기 플러그가 매립된 상기 층간절연막상에 제 1 감광막, 하드마스크를 순차적으로 형성하는 단계, 상기 하드마스크상에 상기 플러그 사이를 노출시키는 제 2 감광막으로 이루어진 마스크를 형성하는 단계, 상기 마스크로 상기 하드마스크와 상기 제 1 감광막을 순차적으로 식각하는 단계, 상기 식각후 형성된 식각패턴에 저온산화막을 매립시키는 단계, 상기 제 1 감광막을 선택적으로 제거하는 단계, 및 상기 제 1 감광막 제거후 잔류하는 상기 저온산화막을 포함한 전면에 하부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 2a 내지 도 2d를 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 다수의 워드라인을 포함한 트랜지스터(도시 생략) 제조 공정이 완료된 반도체기판(31)상에 제 1 층간절연막(ILD)(32)을 형성한 다음, 제 1 층간절연막(32)을 선택적으로 식각하여 콘택홀을 형성한다. 이 때, 콘택홀은 워드라인 사이의 반도체기판(31)을 노출시키도록 형성되며, 제 1 폴리실리콘플러그가 형성될 부분이다.
다음으로, 콘택홀에 제 1 폴리실리콘플러그(33)를 매립시킨 후, 전면에 제2층간절연막(34)을 증착 및 평탄화하고, 제 2 층간절연막(34)상에 하드마스크(36)를 구비하는 다수의 비트라인(35)을 형성한다. 그리고, 비트라인(35)의 양측벽에 스페이서(37)를 형성한다. 이 때, 하드마스크(36)는 후속 식각공정시 비트라인(35)이 식각되는 것을 방지하기 위한 식각방지막으로, 질화막을 이용한다.
계속해서, 비트라인(35)을 포함한 전면에 제 3 층간절연막(38)을 증착 및 평탄화한 다음, 제 3 층간절연막(38)과 제 2 층간절연막(34)을 동시에 식각하여 제 1 폴리실리콘플러그(33)의 표면이 드러나는 스토리지노드 콘택홀을 형성하고, 연속해서 스토리지노드 콘택홀에 제 2 폴리실리콘플러그(39)를 매립시킨다. 이 때, 제 2 폴리실리콘플러그(39)는 스토리지노드 콘택플러그로 작용하며, 폴리실리콘외에 텅스텐(W), Ti/TiN, SEG(Selective Epitaxial Growth)-Si 또는 SEG-W 중 어느 하나를 이용할 수 있다.
도 2b에 도시된 바와 같이, 제 2 폴리실리콘플러그(39)가 매립된 제 3 층간절연막(38)상에 감광막(40), 하드마스크산화막(41)을 순차적으로 형성한다.
이 때, 하드마스크산화막(41)으로는 PETEOS, APL(Advanced PlanarizationLayer) 산화막 또는 SiON을 100℃∼350℃에서 증착하되, 이처럼 저온에서 증착하는 이유는 하드마스크산화막(41) 하부에 형성된 감광막(40)이 증착온도에 따른 열적 손상을 받지 않도록 하기 위함이다. 또한, 하드마스크산화막(41) 증착시 열에 의해 감광막(40)이 변형되는 것을 방지하기 위해 감광막(40) 형성후 350℃ 이하의 온도에서 베이크(bake) 처리하여 감광막을 경화(hardening)시킬 수 있다.
상술한 하드마스크산화막(41)을 이용하는 이유는 일반적으로 감광막은 산소계 가스를 이용하여 식각하기 때문에 감광막(40)을 식각하기 위해서 또다른 감광막을 사용할 수 없다. 따라서, 이러한 하드마스크산화막(41)을 식각마스크로 하여 감광막(40)을 식각하고, 아울러, 하드마스크산화막(41)을 식각하기 위해서는 감광막이 필요하다.
계속해서, 하드마스크산화막(41)상에 감광막을 도포한 후 설정된 스토리지노드패턴과 반대로(Reverse) 노광하고, 연속해서 현상하여 스토리지노드마스크(이하 R-스토리지노드마스크라 약칭함)(42)를 형성한다. 다시 말하면, 일반적인 스토리지노드마스크는 하부전극이 형성될 부분을 노출시키지만, R-스토리지노드마스크(42)는 하부전극 사이를 노출시킨다.
한편, 제 3 층간절연막(38)상에 증착되는 감광막(40)을 R-스토리지노드마스크인 감광막과 구별하기 위해 이하 "B-감광막(Bottom PR)"이라 하고, R-스토리지노드마스크 형성시, 종래와 동일하게 하면서 네가티브감광막(Negative PR)을 이용할 수 있다.
그리고, B-감광막(40)은 DUV 감광막보다는 열적 내성이 좋은 i-line 감광막을 이용한다.
다음으로, R-스토리지노드마스크(42)로 하드마스크산화막(41)을 먼저 식각한 후, 하드마스크산화막(41)을 식각마스크로 하여 비트라인 상부의 제 3 층간절연막(38)의 표면이 드러날때까지 B-감광막(40)을 식각한다.
이 때, 식각가스로는 층간절연막, 폴리실리콘플러그와의 선택비를 고려하여 O2, NO2, NO, CO, CO2또는 SO2중 어느 하나의 산소(O2)가 포함된 가스를 이용하는데, 식각 단면 개선을 위하여 NH3, N2H2, CH4, C2H2또는 C2H4중 어느 하나의 수소(H2)를 포함하는 가스를 첨가하며, 식각 단면의 모양과 식각 속도를 조절하기 위하여 N2또는 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 첨가하며, 상기 각 가스들을 적절히 조합하여 사용할 수 있다.
상술 산소계 가스를 주식각가스로 이용하여 B-감광막(40)을 식각하므로 R-스토리지노드마스크(42)는 제거되고, 또한 폴리머 발생 가스를 사용하지 않으므로 수직단면 형상의 식각프로파일을 쉽게 형성할 수 있다.
또한, B-감광막(40) 식각시 산소계 가스를 사용하여 식각하므로, 주위의 산화막, 질화막 및 폴리실리콘플러그 등의 하부막들과 식각메카니즘이 전혀 달라 감광막 식각시 하부막들에 대한 손상이 거의 없어 식각배리어막이 추가로 증착될 필요가 없다.
도 2c에 도시된 바와 같이, 하드마스크산화막(41)과 B-감광막(40)을 순차적으로 식각하여 형성된 식각 결과물을 포함한 전면에 저온산화막(43)을 증착한다.이 때, 저온산화막(43)은 하부전극과 하부전극 사이를 절연시킴과 동시에 하부전극의 높이를 결정짓는 캐패시터산화막(capacitor oxide)으로서, APL, HDP-USG 또는 SiON 중 어느 하나를 이용한다.
한편, 저온(350℃ 이하)에서 증착하는 이유는 고온 증착시 B-감광막(40)이 변형되는 것을 방지하기 위함이다. 일반적으로 감광막은 고온에서 막변형이 심하다.
다음으로, B-감광막(40)의 표면이 드러날때까지 저온산화막(43)을 전면식각한다. 이로써 저온산화막(43)을 서로 분리시킨다.
이러한 저온산화막(43)의 전면식각시, BOE(Buffered Oxide Etchant) 또는 불산(HF)을 이용한 습식식각 공정을 이용하거나, CxFy(x=1∼5, y=1∼10) 또는 CxHyFz(x,y,z는 각각 1∼3) 중 어느 하나의 주식각 가스, 또는 이들 주식각가스에 O2, CO, Ar, Ne 또는 Xe 등의 가스를 첨가하여 이루어진다.
도 2d에 도시된 바와 같이, B-감광막(40)을 산소계 가스를 이용한 건식식각 또는 솔벤트(solvent)계 습식식각을 통하여 제거하여 저온산화막(43)만을 잔류시킨다. 이 때, 산화막, 질화막, 폴리실리콘 등의 주변막들과 식각기구가 전혀 다르기 때문에 주변막에 대한 손상이 거의 없다.
B-감광막(40) 제거시, O2, NO2, NO, CO, CO2또는 SO2중 어느 하나의 산소(O2)가 포함된 가스를 이용하는 건식식각 방법을 이용하는 바, 식각 단면 개선을 위하여 NH3, N2H2, CH4, C2H2또는 C2H4중 어느 하나의 수소(H2)를 포함하는 가스를 첨가하며, 플라즈마의 균일도를 향상시키고 식각 단면의 모양과 식각 속도를 조절하기 위하여 N2또는 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 첨가하며, 각 가스들을 적절히 조합하여 사용할 수 있다.
또한, 황산(H2SO4), 과산화수소수(H2O2) 및 증류수(De-Ionized water)가 혼합된 용액을 이용한 습식식각을 이용할 수 있다.
이와 같이, B-감광막(40)이 제거되면 저온산화막(43)만 잔류하고, 하부의 제 2 폴리실리콘플러그(39)가 노출된다.
계속해서, 드러난 결과물상에 폴리실리콘, TiN, Ru 또는 Pt 중 어느 하나의 하부전극(44)을 형성한 후, 저온산화막(43)의 표면이 드러날 때까지 화학적기계적연마(CMP)하여 이웃한 하부전극(44)을 서로 분리시킨다.
도면에 도시되지 않았지만, 후속 공정으로 하부전극(44)상에 Ta2O5, Al2O3또는 BST(BaSrTiO3) 중 어느 하나의 유전막과, 폴리실리콘, TiN, Ru 또는 Pt 중 어느 하나의 상부전극을 차례로 형성하여 오목(concave) 구조를 형성하거나, 저온산화막(43)을 제거한 후, 유전막과 상부전극을 형성하여 실린더구조를 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같은 본 발명은 수직단면 형태의 캐패시터의 하부전극을 형성하므로써 하부전극의 면적이 증가하여 캐패시터의 용량을 증가시킬 수 있는 효과가 있다.
또한, 감광막을 희생막으로 이용하여 하부전극이 형성될 영역과 반대되는 영역을 미리 식각하고, 그 식각부분에 저온산화막을 매립한 후 감광막을 제거하여 하부전극영역을 형성하므로 비트라인 등의 하부막 손상을 방지하기 위한 식각배리어막의 추가 공정이 필요없고, 산소계 가스로 감광막을 식각하므로 하부막의 손상을 방지하여 캐패시터와 비트라인간의 숏트를 방지할 수 있는 효과가 있다.

Claims (12)

  1. 메모리 소자의 제조 방법에 있어서,
    반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 다수의 스토리지노드 콘택홀을 형성하는 단계;
    상기 스토리지노드 콘택홀에 플러그를 매립시키는 단계;
    상기 플러그가 매립된 상기 층간절연막상에 제 1 감광막, 하드마스크를 순차적으로 형성하는 단계;
    상기 하드마스크상에 상기 플러그 사이를 노출시키는 제 2 감광막으로 이루어진 마스크를 형성하는 단계;
    상기 마스크로 상기 하드마스크와 상기 제 1 감광막을 순차적으로 식각하는 단계;
    상기 식각후 형성된 식각패턴에 저온산화막을 매립시키는 단계;
    상기 제 1 감광막을 선택적으로 제거하는 단계; 및
    상기 제 1 감광막 제거후 잔류하는 상기 저온산화막을 포함한 전면에 하부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 감광막은 i-line 감광막을 포함함을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 감광막으로 이루어진 마스크를 형성하는 단계는,
    상기 제 2 감광막을 도포한 후 상기 플러그 상부를 노출시키는 것과 반대로 노광하거나, 또는 네가티브감광막을 이용하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하드마스크와 상기 제 1 감광막을 순차적으로 식각하는 단계는,
    O2, NO2, NO, CO, CO2또는 SO2중 어느 하나의 산소계 가스를 이용하되, NH3, N2H2, CH4, C2H2또는 C2H4중 어느 하나의 수소계 가스 또는 N2,He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 첨가하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 식각후 형성된 식각패턴에 저온산화막을 매립시키는 단계는,
    상기 식각패턴을 포함한 전면에 저온산화막을 증착하는 단계; 및
    상기 식각패턴의 표면이 드러날때까지 상기 저온산화막을 전면식각하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 저온산화막을 전면식각하는 단계는,
    BOE 또는 불산을 이용한 습식식각 공정을 이용하거나, CxFy(x=1∼5, y=1∼10) 또는 CxHyFz(x,y,z는 각각 1∼3) 중 어느 하나의 주식각 가스, 또는 이들 주식각가스에 O2, CO, Ar, Ne 또는 Xe 등의 가스를 첨가하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 감광막을 선택적으로 제거하는 단계는,
    산소계 가스를 이용한 건식식각 또는 솔벤트계 습식식각으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 산소계 가스로는, O2, NO2, NO, CO, CO2또는 SO2중 어느 하나를 이용하되, 이들 가스에 NH3, N2H2, CH4, C2H2, C2H4, N2,He, Ne, Ar 또는 Xe 중 어느 하나의 가스를 첨가함을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 솔벤트계 습식식각은 황산, 과산화수소수 및 증류수가 혼합된 용액에서 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 하드마스크는, PETEOS, APL 산화막 또는 SiON 중 어느 하나를 이용하되, 100℃∼350℃에서 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 저온산화막은, APL, HDP-USG 또는 SiON 중 어느 하나를 포함하되, 100℃∼350℃에서 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 감광막을 형성한 후, 100℃∼350℃에서 베이크하는 단계를 더 포함함을 특징으로 하는 캐패시터의 제조 방법.
KR10-2001-0038696A 2001-06-30 2001-06-30 캐패시터 제조 방법 KR100388453B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038696A KR100388453B1 (ko) 2001-06-30 2001-06-30 캐패시터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038696A KR100388453B1 (ko) 2001-06-30 2001-06-30 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20030002871A KR20030002871A (ko) 2003-01-09
KR100388453B1 true KR100388453B1 (ko) 2003-06-25

Family

ID=27712620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0038696A KR100388453B1 (ko) 2001-06-30 2001-06-30 캐패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR100388453B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548996B1 (ko) 2003-07-14 2006-02-02 삼성전자주식회사 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법
KR101042738B1 (ko) * 2009-12-09 2011-06-20 아우토리브 디벨롭먼트 아베 초경량 조수석 에어백 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189895A (ja) * 1996-12-20 1998-07-21 Nec Corp 半導体装置の製造方法
KR20000039696A (ko) * 1998-12-15 2000-07-05 윤종용 디램 셀 커패시터의 제조 방법
JP2000223671A (ja) * 1999-02-01 2000-08-11 Hitachi Ltd 半導体集積回路装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189895A (ja) * 1996-12-20 1998-07-21 Nec Corp 半導体装置の製造方法
KR20000039696A (ko) * 1998-12-15 2000-07-05 윤종용 디램 셀 커패시터의 제조 방법
JP2000223671A (ja) * 1999-02-01 2000-08-11 Hitachi Ltd 半導体集積回路装置およびその製造方法

Also Published As

Publication number Publication date
KR20030002871A (ko) 2003-01-09

Similar Documents

Publication Publication Date Title
TWI251296B (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
US20080150014A1 (en) Semiconductor Device and Method for Fabricating the Same
KR100611777B1 (ko) 반도체소자 제조 방법
JP2007005770A (ja) 半導体素子のコンタクトホール形成方法
US20050280035A1 (en) Semiconductor device and method for fabricating the same
KR100721579B1 (ko) 캐패시터의 제조 방법
KR100388453B1 (ko) 캐패시터 제조 방법
US6333219B1 (en) Method for forming a polysilicon node in a semiconductor device
US20070117312A1 (en) Method for fabricating capacitor of semiconductor device
KR100399071B1 (ko) 캐패시터의 제조 방법
KR100668831B1 (ko) 반도체 소자의 랜딩 플러그 폴리 형성방법
KR100910868B1 (ko) 반도체소자 제조 방법
KR100255158B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR100744105B1 (ko) 콘택 플러그의 형성 방법
KR100465837B1 (ko) 루테늄 하부전극을 구비한 캐패시터의 제조 방법
KR100571627B1 (ko) 반도체 소자 제조 방법
JP2002203900A (ja) 半導体装置のコンタクト孔及びスペーサ形成方法
KR20060023004A (ko) 반도체소자의 콘택 플러그 형성 방법
KR20050063410A (ko) 반도체소자 제조방법
KR20060010894A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20030002110A (ko) 자기정렬콘택 플러그의 형성 방법
KR20050104075A (ko) 게이트패턴의 식각 손실을 줄인 반도체 소자 및 그 제조방법
KR20050067549A (ko) 반도체 소자 제조 방법
KR20030003425A (ko) 반도체 메모리 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee