JP4064005B2 - 半導体メモリ装置の製造方法及びその構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及びその構造に関するものであり、より詳しくは半導体メモリ装置の製造方法及びその構造に関するものである。特に、限界解像力以下のパターン(pattern)を構成すると同時に多層配線のための象嵌(以下‘ダマシン(damascene)'と称する)技法を利用した半導体メモリ装置の製造方法及びその構造に関するものである。
【０００２】
【従来の技術】
半導体装置が高集積化されることによって、露光技術に対する要求が非常に深く議論されている。露光技術は、一貫して波長(wave length)を短くする方向に展開されている。具体的には、ｇ-ライン(line)(水銀ランプ波長;４３６ｎｍ)及びｉ-ライン(波長:３６５ｎｍ)に続いて、最近にはＫｒＦエキサイマレーザー(excimer laser)(波長:２４８ｎｍ)が用いられており、今後は、ＡｒＦエキサイマレーザー(波長:１９３ｎｍ)が有力である。このように、露光技術が短波長化されていることはこれが微細パターンに非常に決定的な役割をするためである。すなわち、微細パターンは集積回路の性能を向上させるだけでなく、生産性向上を通したコスト節減効果を提供することになる。
【０００３】
しかし、微細パターン形成に必要な解像力は光源の波長と係数Ｋ１に比例し、露光光学系の開口数ＮＡに反比例する。係数Ｋ１はレジスト(resist)の性能と超解像技術の有無で決定される。現在の開口数とレジストの性能、そして超解像技術から見て、ｉ-ラインに対しては０．３μｍを限界とみており、ＫｒＦに対しては０．１５μｍを限界とみている。ＡｒＦの場合においては現在明確に知られていないが、０．１０μｍ程度が可能とする予測が支配的である。
【０００４】
限界解像力に対する条件は、大体最適の条件から抽出されるものである。しかし、実際に工程を進行する場合に、最適の条件を維持することは非常に難しいことである。変化可能なトポロジイ(topology)があり、これによるフォトレジストの厚さの変化、そしてパターニング物質(patterning material)の反射率の変化等多くの問題点を持っているためである。
【０００５】
また、実際工程特に、工程集積(process integration)において、実質的な限界として台頭されるのがパターン上の限界よりもっと深刻な問題点として現れている。実質的な影響を最も大きく及ぼすものは、工程の安全性を持たせるものとして、フォト進行時に生じる他の層(other layer)との誤整列マージン(misalign margin)と、広い工程ウィンドウ(process window)、例えば、優れた平坦化及び低い縦横比(low aspect ratio)等である。
【０００６】
フォト工程進行時誤整列マージンはパターン形成に準じており、これはパターン技術の能力の向上に比べて不足した状態で進められている。これは素子が高集積化されて行くことによってクリティカル層(critical layer)であってもなくてもすべてに該当されている。また、高集積化は大口径化、もっと大きいチップサイズ(chip size)、そしてもっと大きい基板を意味するとも言える。これはすなわちフォト進行時の誤整列マージンと直結され、これに対する安全性が要求される。
【０００７】
これを克服するための一つの方法としてダマシン(damascene)が採用されている。ダマシン(damascene)とは、美術工芸で金乃至銀などを象嵌することを意味する。このような理由で、配線用グルーブ(groove)にメタルを埋め込んで形成するグルーブ配線をダマシン(damascene)配線と呼ぶ。
【０００８】
ダマシン(damascene)配線が半導体配線技術分野で脚光を浴びるようになった理由は、銅Ｃｕ配線が今後配線技術として活発に研究開発されているためである。銅は抵抗が低くて配線としての信頼性が高い材料として注目されているが、エッチング(etching)が難しくて通常のアルミニウムＡｌ配線のように膜を形成した後、エッチングして配線を形成することがむずかしい。したがって、配線用グルーブをあらかじめ形成した後、グルーブを化学気相蒸着(chemical vapor deposition；以下‘ＣＶＤ’と称する)またはスパッタリング／リフロー(sputtering/reflow)方式を通して埋め込む。次に、グルーブ両側の表面に残っている銅をＣＭＰ(chemical mechanical polishing)方法で取り除いてグルーブ配線を完成するダマシン(damascene)配線が試みられてきた。
【０００９】
最近にはダマシン(damascene)配線が当初局所配線であるタングステンＷ配線で始まったが、タングステンに対しては既にＣＶＤ技術が確立され、銅及びアルミニウム等に展開されており、ＣＭＰ技術もまた最近急成長して一般に用いられている。
【００１０】
ダマシン(damascene)配線技術は上述のような理由で始まったが、最近には非常に多くの検討が行なわれている。最近素子が高集積化されて行くことによって、パターンサイズ(pattern size)が非常に小さくなっており、また素子の特性上の損害を最小化するために垂直スケーリング(vertical scaling)は用いられていない。これは配線として用いられる物質の種類、物質の厚さ、そしてパターンサイズ等は変わらなく、むしろ変化の反対方向に逆行しようとするためである。
【００１１】
このような問題点を克服するためにダマシン(damascene)配線技術が積極的に導入されている。これは導電層をパターニングする場合において、高い反射率のためフォトレジストパターン形成が難しく、導電層の高い厚さに対するエッチングが難しくて(選択比及びゆがみ(skew)等)、後続工程すなわち平坦化工程が非常に難しいという弱点を克服できるためである。
【００１２】
しかし、通常的に用いられるダマシン(damascene)配線技術はパターンサイズが０．５μｍ以下である配線及びコンタクトホールを持っている場合、多くの問題点を持っている。特に、ダマシン(damascene)技術の問題点は既に形成しておいたコンタクトホールがダマシン(damascene)配線のためのグルーブ形成時そのサイズが大きくなることである。これを防止するためコンタクトホールのサイズを小さくすることは素子が高集積化されて行くことによってもっと難しくなるのが実情である。
【００１３】
他の方法で、ダマシン(damascene)配線のためのグルーブ形成後コンタクトホールを形成する場合、コンタクトホール形成のためのフォトレジストパターンがグルーブパターンのなかで形成可能でなければできない。しかし、この方法はグルーブの深さが深くなるほど、またグルーブパターンのサイズが小さくなるほどもっと難しくなる問題点がある。
【００１４】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、ダマシン(damascene)配線技術を用いる時生じるコンタクトホールを形成する難しさを解決でき、フォト工程時誤整列マージンを確保することができる半導体メモリ装置の製造方法及びその構造を提供する。
【００１５】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体メモリ装置の製造方法は、セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するための素子隔離膜を形成する段階と、半導体基板全面に第１絶縁層、ビットライン、そして第２絶縁層を順に形成する段階と、第２絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域がオープンされた物質層パターンを形成する段階と、物質層パターン及び第２絶縁層上に第３絶縁層を形成する段階と、グルーブマスクを用いて周辺回路領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングして第１配線用オープニングを形成し、同時に第３絶縁層をエッチングして第２配線用オープニングを形成し、物質層パターンをエッチング停止層として用いて形成する段階と、第１配線用オープニング及び第２配線用オープニングに各々導電物質を充填して第１配線及び第２配線を形成する段階とを含む。
【００１６】
この方法の望ましい実施形態において、第１及び第２配線、そして第３絶縁層上に第４絶縁層を形成する段階と、ストレージ電極形成用マスクを用いてセルアレー領域の第４絶縁層、第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングしてストレージ電極用オープニングを形成し、物質層パターンを第３絶縁層に対するエッチング停止層として用いて形成する段階を付加的に含むことができる。
【００１７】
上述の目的を達成するための本発明によると、半導体メモリ装置の製造方法は、セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するための素子隔離膜を形成する段階と、半導体基板全面に第１絶縁層、ビットライン、そして第２絶縁層を順に形成する段階と、第２絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域がオープンされた物質層パターンを形成する段階と、物質層パターンをマスクとして用いてセルアレー領域の第２絶縁層及び第１絶縁層を順にエッチングしてストレージ電極コンタクトホールを形成する段階と、ストレージ電極コンタクトホールを通して半導体基板と電気的に接続されるストレージ電極、誘電層、そしてプレート電極を順に形成してキャパシタを形成する段階と、半導体基板全面に第３絶縁層を形成する段階と、グルーブマスクを用いて周辺回路領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングして第１配線用オープニングを形成し、同時に第３絶縁層をエッチングして第２配線用オープニングを形成し、物質層パターンをエッチング停止層として用いて形成する段階と、第１配線用オープニング及び第２配線用オープニングを導電物質で充填して各々第１配線及び第２配線を形成する段階とを含む。
【００１８】
上述の目的を達成するための本発明によると、半導体メモリ装置は、セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するために形成された素子隔離膜と、半導体基板全面にビットラインを間に置いて形成された絶縁層と、絶縁層上に形成されており、セルアレー領域のストレージ電極コンタクトホール領域及び周辺回路領域の配線コンタクトホール領域がオープンされるように形成された物質層パターンと、物質層パターン上に形成されており、絶縁層を貫通してセルアレー領域及び周辺回路領域の半導体基板と各々電気的に接続されるように形成されたキャパシタ及び配線とを含む。
【００１９】
図１３及び図１４を参照すると、本発明の実施形態による新規な半導体メモリ装置の製造方法及びその構造は、絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域がオープンされた物質層パターンが形成される。物質層パターン及び絶縁層上に厚い層間絶縁膜が蒸着される。グルーブマスクを用いて周辺回路領域の層間絶縁膜及び絶縁層が順にエッチングされて第１配線用オープニングが形成され、同時に層間絶縁膜がエッチングされて第２配線用オープニングが形成される。
【００２０】
この際、物質層パターンがエッチング停止層として用いられる。このような半導体装置の製造方法及びその構造により、層間絶縁膜上に層間絶縁膜とエッチング選択比を有する物質でコンタクトホール領域がオープンされた物質層パターンを形成することによって、ダマシン(damascene)グルーブ形成時コンタクトホールの形成を容易にでき、フォト工程数を減らすことによって工程を単純化させることができ、コンタクトホール形成のためのフォト工程の誤整列マージンを確保することができる。
【００２１】
【発明の実施の形態】
以下、図１乃至図１５を参照して本発明の実施形態を詳しく説明する。
図６乃至図１０そして図１１乃至図１５において、図１乃至図５に示された半導体メモリ装置の構成要素と同一な機能を有する構成要素に対しては同一な参照番号を明記する。
図１乃至図５は本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次的に示す図であり、ワードラインの延長方向に切取った断面図であり、図６乃至図１０は本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次的に示す図であり、ビットラインの延長方向に切取った断面図である。また、図１１乃至図１５は本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次的に示す図であり、周辺回路領域を切取った断面図である。
【００２２】
まず、図５、図１０及び図１５を参照して本発明の実施形態による半導体メモリ装置の構造を説明する。
図５、図１０及び図１５において、本発明の実施形態による半導体メモリ装置は、セルアレー領域と周辺回路領域を有する半導体基板１０上に活性領域と非活性領域を定義するため素子隔離膜１２が形成されている。半導体基板１０上にゲート電極層１３ａ、１３ｂ、１３ｃが形成されており、セルアレー領域のゲート電極層１３ａ間の活性領域と電気的に接続されるようにコンタクトパッド１６ａ、１６ｂが形成されている。コンタクトパッド１６ａ、１６ｂの両側には絶縁層１４が形成されている。コンタクトパッド１６ａ、１６ｂ及び絶縁層１４上に絶縁層１８、ビットライン２０、２１、そして層間絶縁膜２２が順に形成されている。
【００２３】
層間絶縁膜２２上にセルアレー領域のストレージ電極コンタクトホール領域２５ａ及び周辺回路領域の配線コンタクトホール領域２５ｂがオープンされるように物質層パターン２４が形成されている。セルアレー領域の物質層パターン２４上に、層間絶縁膜２２及び絶縁層１８を貫通してコンタクトパッド１６ａと電気的に接続されるようにキャパシタ４３が形成されている。キャパシタ４３はストレージ電極４０、ストレージ電極４０を含んで物質層パターン２４上に形成されたキャパシタ誘電膜４１、そしてキャパシタ誘電膜４１上に形成されたプレート電極(plate electrode)４２を含む。
【００２４】
ストレージ電極４０は例えば、ダマシン(damascene)工程で形成され、ドーピングされたポリシリコン、タングステンＷ、ＴｉＷ、そしてＴｉＳｉｘなどの導電物質中いずれか一つで形成される。
【００２５】
周辺回路領域の物質層パターン２４上に厚い層間絶縁膜２６が形成されており、層間絶縁膜２６、２２及び絶縁層１８、１４を貫通て半導体基板１０と電気的に接続されるように第１配線２８ａが形成されている。また、層間絶縁膜２６を貫通して物質層パターン２４と接触するように第２配線２８ｂが形成されている。ここで、物質層パターン２４は層間絶縁膜２６、２２及び絶縁層１８、１４と少なくとも１：５以上のエッチング選択比を有する物質で形成される。例えば、層間絶縁膜２６、２２及び絶縁層１８、１４は酸化物質、窒化物質、そしてこれらの複合物質中いずれか一つで形成され、物質層パターン２４はドーピングされていないポリシリコン、窒化物質、ＳｉＯＮ、そしてＡｌ2Ｏ3中いずれか一つで形成される。
【００２６】
層間絶縁膜２６、第１配線２８ａ、そして第２配線２８ｂ上に第３配線３１を間に置いて絶縁層３０、３２が形成されている。
第１配線２８ａ及び第２配線２８ｂは例えば、ダマシン(damascene)工程で形成され、タングステンＷ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕなどのメタル物質中いずれか一つで形成される。
セルアレー領域のストレージ電極４０の高さと、周辺回路領域の第１配線２８ａ及び絶縁層３０の高さがほぼ同じく形成されている。これは、セルアレー領域と周辺回路領域の段差がほぼないことを示す。
【００２７】
上述のような半導体メモリ装置の製造方法は次の通りである。
図１、図６、そして図１１において、半導体メモリ装置の製造方法は、まず、セルアレー領域と周辺回路領域を有する半導体基板１０上に活性領域と非活性領域を定義するために素子隔離膜１２が形成される。素子隔離膜１２は、例えば、ＬＯＣＯＳ及び浅いトレンチ隔離(shallow trench isolation)などの方法中いずれか一つで形成される。半導体基板１０上にゲート電極層１３ａ、１３ｂ、１３ｃ及びソース／ドレーン領域(図示せず)を含むトランジスタ(transistor)と、コンタクトパッド１６ａ、１６ｂが形成される。ゲート電極層１３ａ、１３ｂ、１３ｃは活性領域上にゲート酸化膜(図示せず)を間に置いて形成されており、例えば、ポリシリコン膜及びシリサイド膜が順に積層された導電層及びこの導電層を包むように形成されたシリコン窒化膜を含む。
【００２８】
コンタクトパッド１６ａ、１６ｂは、例えば、自己整列コンタクト形成方法で形成される。もっと具体的に、ゲート電極層１３ａ、１３ｂ、１３ｃが形成された後、ゲート電極層１３ａ、１３ｂ、１３ｃを含んで半導体基板１０上に絶縁層１４が形成される。次に、ゲート電極層１３ａ、１３ｂ、１３ｃ間の活性領域の一部が露出されるように絶縁層１４がエッチングされてコンタクトパッド形成用コンタクトホールが形成される。コンタクトホールが導電層で充填された後、ＣＭＰなどの平坦化エッチング工程が遂行されるとコンタクトパッド１６ａ、１６ｂが完成される。
【００２９】
コンタクトパッド１６ａ、１６ｂはストレージ電極コンタクトパッド１６ａ及びビットラインコンタクトパッド１６ｂを含む。
図２、図７、そして図１２を参照すると、コンタクトパッド１６ａ、１６ｂを含んで絶縁層１４上に絶縁層１８、ビットライン(bit line)２０、２１、層間絶縁膜２２が順に形成される。ビットライン２０、２１は一般的な導電層蒸着及びパターニング工程により形成され、層間絶縁膜２２は平らな上部表面を有するように形成される。
【００３０】
図２、図７、そして図１２と同じように、層間絶縁膜２２上に本発明による核心パターン(key pattern)である物質層パターン２４が形成される。物質層パターン２４は層間絶縁膜２２上に物質層が形成された後、この分野でよく知られたフォトエッチング工程(photo lithography)でセルアレー領域のストレージ電極コンタクトホール領域２５ａと、周辺回路領域の配線コンタクトホール領域２５ｂがオープンされるようにパターニングされる。
【００３１】
パターニング工程時物質層下部の層間絶縁膜２２が過度にエッチングされないようにする。このため、物質層パターン２４は絶縁層１４、１８、層間絶縁膜２２、そして後続層間絶縁膜２６と少なくとも１：５以上のエッチング選択比を有する物質であり、反射率が導電物質に比べて非常に低い物質で形成される。例えば、絶縁層１４、１８及び層間絶縁膜２２、２６は酸化物質、窒化物質そしてこれらの複合物質中いずれか一つで形成され、物質層パターン２４はドーピングされていないポリシリコン、窒化物質(nitride)ＳｉＯＮそしてＡｌ2Ｏ3中いずれか一つで形成される。
【００３２】
したがって、物質層パターン２４はセルアレー領域のストレージＮＯＤＥコンタクトホール形成のためのエッチング工程及び周辺回路領域の配線コンタクトホール形成のためのエッチング工程時コンタクトホールのサイズが大きくなることを防止するようになる。
【００３３】
図４、図９、そして図１４において、物質層パターン２４及び層間絶縁膜２２上に厚い他の層間絶縁膜２６が蒸着される。層間絶縁膜２６は少なくとも０．４μｍ以上の厚さを有するように形成される。層間絶縁膜２６は平らな上部表面を有するように形成されて例えば、５０００Å乃至６０００Åの厚さを有するように形成される。一方、層間絶縁膜２６の厚さは第２配線２８ｂの厚さにより決定できる。
【００３４】
再び、図１４を参照すると、層間絶縁膜２６上に形成されたグルーブ(groove)マスク(図示せず)を用いて周辺回路領域の層間絶縁膜２６、配線コンタクトホール領域２５ｂの層間絶縁膜２２、そして絶縁層１８、１４が順にエッチングされて第１配線用オープニング２７ａが形成される。この際、物質層パターン２４が層間絶縁膜２６に対するエッチング停止層として用いられ、また、層間絶縁膜２２及び絶縁層１８、１４エッチング時エッチングマスクとして用いられる。第１配線用オープニング２７ａ形成と同時に、物質層パターン２４をエッチング停止層として用いて層間絶縁膜２６がエッチングされて第２配線用オープニング２７bが形成される。
【００３５】
最後に、第１及び第２配線用オープニング２７ａ、２７bを完全に充填するように層間絶縁膜２６上に導電層が形成される。導電層をＣＭＰ等に第１及び第２配線用オープニング２７ａ、２７b両側の層間絶縁膜２６の上部表面が露出される時まで平坦化エッチングすると図１５に示されたように、第１配線２８ａ及び第２配線２８ｂなどのダマシン(damascene)配線が形成される。この際、第２配線２８ｂはダミーパターン(dummy pattern)で用いられることができる。上述のように、第１配線２８ａ及び第２配線２８ｂがダマシン(damascene)工程で形成されることによって、従来反射率が高いメタル物質がパターニングされる時生じる誤整列問題がなくなる。
【００３６】
導電層は、タングステンＷ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕなどのダマシン(damascene)メタル物質中いずれか一つで形成される。第１配線２８ａ、第２配線２８ｂ、そして層間絶縁膜２６上に絶縁層３０が形成された後、後続工程で第３配線３１及び絶縁層３２が順に形成される。絶縁層３０は層間絶縁膜２６の厚さを含んで１００００Å乃至１２０００Å程度の厚さを有するように形成される。その結果、層間絶縁膜２６と絶縁層３０の各厚さの合計は後続工程で形成されるストレージ電極４０の高さとほぼ同じくなる。
【００３７】
次に、セルアレー領域にキャパシタ４３が形成された後、キャパシタ４３上に絶縁層４４が蒸着される。例えば、キャパシタ４３は、望ましくは、周辺回路領域と同様に同一なダマシン(damascene)方法で形成される。もっと具体的に、ストレージ電極形成用マスク(図示せず)を用いてセルアレー領域の絶縁層３０、層間絶縁膜２６、２２、そして絶縁層１８が順にエッチングされてストレージ電極用オープニングが形成される。この際、物質層パターン２４がやはり層間絶縁膜２６に対するエッチング停止層として用いられ、また層間絶縁膜２２及び絶縁層１８に対するエッチングマスクとして用いられる。
【００３８】
ストレージ電極用オープニングの内壁すなわち、オープニングの下部及び両側壁を含んで絶縁層３０上にストレージ電極用導電層が形成された後、これをＣＭＰ等で平坦化エッチングするとストレージ電極４０が形成される。ストレージ電極４０はシリンダ型(cylinder type)乃至スタック型(stack type)中いずれの形態でも可能である。ストレージ電極４０両側の絶縁層３０及び層間絶縁膜２６が湿式エッチングなどの等方性エッチングで除去される。
【００３９】
ストレージ電極４０及び物質層パターン２４上にキャパシタ誘電膜４１及びプレート電極(plate electrode)４２が順に形成されると図５及び図１０に示されたように、キャパシタ４３が完成される。プレート電極４２は、例えば、平らな上部表面を有するように形成される。プレート電極４２上に絶縁層４４が形成される。
スタック型のストレージ電極の場合、ダマシン(damascene)技術でない一般的な導電層パターン方法で形成されることができるが、フォト工程数が増えるだけでなく、工程が複雑でコストが増える問題点がある。
【００４０】
一方、周辺回路領域の第１配線２８ａ及び第２配線２８ｂ形成工程とセルアレー領域のキャパシタ４３形成工程順序を変えて形成することも可能である。すなわち、セルアレー領域にダマシン（damascene）方法乃至導電層パターン方法等でキャパシタ４３が形成された後、キャパシタ４３上に絶縁層４４が蒸着される。続けて、周辺回路領域の層間絶縁膜２６、２２及び絶縁層１８、１４が順にエッチングされて第１配線用オープニング２７ａ及び第２配線用オープニング２７bが各々形成される。
【００４１】
第１配線用オープニング２７ａ及び第２配線用オープニング２７bが導電物質で充填されて各々第１配線２８ａ及び第２配線２８ｂが形成される。この際、第２配線２８ｂはダミーパターン(dummy pattern)として用いられることができる。第１配線２８ａ及び第２配線２８ｂ、そして層間絶縁膜２６上に第３配線３１を間に置いて絶縁層３０、３２が順に形成される。
キャパシタ４３のストレージ電極４０、第１配線２８ａ、そして第２配線２８ｂがダマシン(damascene)方法で形成される場合、物質層パターン２４がこれら工程に同一に適用されてエッチング停止層及びエッチングマスクとして用いられる。
【００４２】
【発明の効果】
本発明は層間絶縁膜上に層間絶縁膜とエッチング選択比を有する物質でコンタクトホール領域がオープンされた物質層パターンを形成することによって、セルアレー領域と周辺回路領域にダマシン(damascene)グルーブ形成時コンタクトホールの形成を容易にでき、フォト工程数を減らすことによって工程を単純化させることができ、フォト工程の誤整列マージンを確保することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図２】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図３】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図４】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図５】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図６】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図７】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図８】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図９】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図１０】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図１１】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１２】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１３】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１４】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１５】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【符号の説明】
１０ 半導体基板
１２ 素子隔離膜
１３ａ−１３ｃ ゲート電極
１４，１８，３０，３２，４４ 絶縁層
１６ａ，１６ｂ コンタクトパッド
２０，２１ ビットライン
２２，２６ 層間絶縁膜
２４ 物質層パターン
２５ａ ストレージ電極コンタクトホール領域
２５ｂ 配線コンタクトホール領域
２７ａ，２７b 配線用オープニング
２８ａ，２８ｂ，３１ 配線
４０ ストレージ電極
４１ キャパシタ誘電膜
４２ プレート電極
４３ キャパシタ
【発明の属する技術分野】
本発明は半導体装置の製造方法及びその構造に関するものであり、より詳しくは半導体メモリ装置の製造方法及びその構造に関するものである。特に、限界解像力以下のパターン(pattern)を構成すると同時に多層配線のための象嵌(以下‘ダマシン(damascene)'と称する)技法を利用した半導体メモリ装置の製造方法及びその構造に関するものである。
【０００２】
【従来の技術】
半導体装置が高集積化されることによって、露光技術に対する要求が非常に深く議論されている。露光技術は、一貫して波長(wave length)を短くする方向に展開されている。具体的には、ｇ-ライン(line)(水銀ランプ波長;４３６ｎｍ)及びｉ-ライン(波長:３６５ｎｍ)に続いて、最近にはＫｒＦエキサイマレーザー(excimer laser)(波長:２４８ｎｍ)が用いられており、今後は、ＡｒＦエキサイマレーザー(波長:１９３ｎｍ)が有力である。このように、露光技術が短波長化されていることはこれが微細パターンに非常に決定的な役割をするためである。すなわち、微細パターンは集積回路の性能を向上させるだけでなく、生産性向上を通したコスト節減効果を提供することになる。
【０００３】
しかし、微細パターン形成に必要な解像力は光源の波長と係数Ｋ１に比例し、露光光学系の開口数ＮＡに反比例する。係数Ｋ１はレジスト(resist)の性能と超解像技術の有無で決定される。現在の開口数とレジストの性能、そして超解像技術から見て、ｉ-ラインに対しては０．３μｍを限界とみており、ＫｒＦに対しては０．１５μｍを限界とみている。ＡｒＦの場合においては現在明確に知られていないが、０．１０μｍ程度が可能とする予測が支配的である。
【０００４】
限界解像力に対する条件は、大体最適の条件から抽出されるものである。しかし、実際に工程を進行する場合に、最適の条件を維持することは非常に難しいことである。変化可能なトポロジイ(topology)があり、これによるフォトレジストの厚さの変化、そしてパターニング物質(patterning material)の反射率の変化等多くの問題点を持っているためである。
【０００５】
また、実際工程特に、工程集積(process integration)において、実質的な限界として台頭されるのがパターン上の限界よりもっと深刻な問題点として現れている。実質的な影響を最も大きく及ぼすものは、工程の安全性を持たせるものとして、フォト進行時に生じる他の層(other layer)との誤整列マージン(misalign margin)と、広い工程ウィンドウ(process window)、例えば、優れた平坦化及び低い縦横比(low aspect ratio)等である。
【０００６】
フォト工程進行時誤整列マージンはパターン形成に準じており、これはパターン技術の能力の向上に比べて不足した状態で進められている。これは素子が高集積化されて行くことによってクリティカル層(critical layer)であってもなくてもすべてに該当されている。また、高集積化は大口径化、もっと大きいチップサイズ(chip size)、そしてもっと大きい基板を意味するとも言える。これはすなわちフォト進行時の誤整列マージンと直結され、これに対する安全性が要求される。
【０００７】
これを克服するための一つの方法としてダマシン(damascene)が採用されている。ダマシン(damascene)とは、美術工芸で金乃至銀などを象嵌することを意味する。このような理由で、配線用グルーブ(groove)にメタルを埋め込んで形成するグルーブ配線をダマシン(damascene)配線と呼ぶ。
【０００８】
ダマシン(damascene)配線が半導体配線技術分野で脚光を浴びるようになった理由は、銅Ｃｕ配線が今後配線技術として活発に研究開発されているためである。銅は抵抗が低くて配線としての信頼性が高い材料として注目されているが、エッチング(etching)が難しくて通常のアルミニウムＡｌ配線のように膜を形成した後、エッチングして配線を形成することがむずかしい。したがって、配線用グルーブをあらかじめ形成した後、グルーブを化学気相蒸着(chemical vapor deposition；以下‘ＣＶＤ’と称する)またはスパッタリング／リフロー(sputtering/reflow)方式を通して埋め込む。次に、グルーブ両側の表面に残っている銅をＣＭＰ(chemical mechanical polishing)方法で取り除いてグルーブ配線を完成するダマシン(damascene)配線が試みられてきた。
【０００９】
最近にはダマシン(damascene)配線が当初局所配線であるタングステンＷ配線で始まったが、タングステンに対しては既にＣＶＤ技術が確立され、銅及びアルミニウム等に展開されており、ＣＭＰ技術もまた最近急成長して一般に用いられている。
【００１０】
ダマシン(damascene)配線技術は上述のような理由で始まったが、最近には非常に多くの検討が行なわれている。最近素子が高集積化されて行くことによって、パターンサイズ(pattern size)が非常に小さくなっており、また素子の特性上の損害を最小化するために垂直スケーリング(vertical scaling)は用いられていない。これは配線として用いられる物質の種類、物質の厚さ、そしてパターンサイズ等は変わらなく、むしろ変化の反対方向に逆行しようとするためである。
【００１１】
このような問題点を克服するためにダマシン(damascene)配線技術が積極的に導入されている。これは導電層をパターニングする場合において、高い反射率のためフォトレジストパターン形成が難しく、導電層の高い厚さに対するエッチングが難しくて(選択比及びゆがみ(skew)等)、後続工程すなわち平坦化工程が非常に難しいという弱点を克服できるためである。
【００１２】
しかし、通常的に用いられるダマシン(damascene)配線技術はパターンサイズが０．５μｍ以下である配線及びコンタクトホールを持っている場合、多くの問題点を持っている。特に、ダマシン(damascene)技術の問題点は既に形成しておいたコンタクトホールがダマシン(damascene)配線のためのグルーブ形成時そのサイズが大きくなることである。これを防止するためコンタクトホールのサイズを小さくすることは素子が高集積化されて行くことによってもっと難しくなるのが実情である。
【００１３】
他の方法で、ダマシン(damascene)配線のためのグルーブ形成後コンタクトホールを形成する場合、コンタクトホール形成のためのフォトレジストパターンがグルーブパターンのなかで形成可能でなければできない。しかし、この方法はグルーブの深さが深くなるほど、またグルーブパターンのサイズが小さくなるほどもっと難しくなる問題点がある。
【００１４】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、ダマシン(damascene)配線技術を用いる時生じるコンタクトホールを形成する難しさを解決でき、フォト工程時誤整列マージンを確保することができる半導体メモリ装置の製造方法及びその構造を提供する。
【００１５】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体メモリ装置の製造方法は、セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するための素子隔離膜を形成する段階と、半導体基板全面に第１絶縁層、ビットライン、そして第２絶縁層を順に形成する段階と、第２絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域がオープンされた物質層パターンを形成する段階と、物質層パターン及び第２絶縁層上に第３絶縁層を形成する段階と、グルーブマスクを用いて周辺回路領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングして第１配線用オープニングを形成し、同時に第３絶縁層をエッチングして第２配線用オープニングを形成し、物質層パターンをエッチング停止層として用いて形成する段階と、第１配線用オープニング及び第２配線用オープニングに各々導電物質を充填して第１配線及び第２配線を形成する段階とを含む。
【００１６】
この方法の望ましい実施形態において、第１及び第２配線、そして第３絶縁層上に第４絶縁層を形成する段階と、ストレージ電極形成用マスクを用いてセルアレー領域の第４絶縁層、第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングしてストレージ電極用オープニングを形成し、物質層パターンを第３絶縁層に対するエッチング停止層として用いて形成する段階を付加的に含むことができる。
【００１７】
上述の目的を達成するための本発明によると、半導体メモリ装置の製造方法は、セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するための素子隔離膜を形成する段階と、半導体基板全面に第１絶縁層、ビットライン、そして第２絶縁層を順に形成する段階と、第２絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域がオープンされた物質層パターンを形成する段階と、物質層パターンをマスクとして用いてセルアレー領域の第２絶縁層及び第１絶縁層を順にエッチングしてストレージ電極コンタクトホールを形成する段階と、ストレージ電極コンタクトホールを通して半導体基板と電気的に接続されるストレージ電極、誘電層、そしてプレート電極を順に形成してキャパシタを形成する段階と、半導体基板全面に第３絶縁層を形成する段階と、グルーブマスクを用いて周辺回路領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングして第１配線用オープニングを形成し、同時に第３絶縁層をエッチングして第２配線用オープニングを形成し、物質層パターンをエッチング停止層として用いて形成する段階と、第１配線用オープニング及び第２配線用オープニングを導電物質で充填して各々第１配線及び第２配線を形成する段階とを含む。
【００１８】
上述の目的を達成するための本発明によると、半導体メモリ装置は、セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するために形成された素子隔離膜と、半導体基板全面にビットラインを間に置いて形成された絶縁層と、絶縁層上に形成されており、セルアレー領域のストレージ電極コンタクトホール領域及び周辺回路領域の配線コンタクトホール領域がオープンされるように形成された物質層パターンと、物質層パターン上に形成されており、絶縁層を貫通してセルアレー領域及び周辺回路領域の半導体基板と各々電気的に接続されるように形成されたキャパシタ及び配線とを含む。
【００１９】
図１３及び図１４を参照すると、本発明の実施形態による新規な半導体メモリ装置の製造方法及びその構造は、絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域がオープンされた物質層パターンが形成される。物質層パターン及び絶縁層上に厚い層間絶縁膜が蒸着される。グルーブマスクを用いて周辺回路領域の層間絶縁膜及び絶縁層が順にエッチングされて第１配線用オープニングが形成され、同時に層間絶縁膜がエッチングされて第２配線用オープニングが形成される。
【００２０】
この際、物質層パターンがエッチング停止層として用いられる。このような半導体装置の製造方法及びその構造により、層間絶縁膜上に層間絶縁膜とエッチング選択比を有する物質でコンタクトホール領域がオープンされた物質層パターンを形成することによって、ダマシン(damascene)グルーブ形成時コンタクトホールの形成を容易にでき、フォト工程数を減らすことによって工程を単純化させることができ、コンタクトホール形成のためのフォト工程の誤整列マージンを確保することができる。
【００２１】
【発明の実施の形態】
以下、図１乃至図１５を参照して本発明の実施形態を詳しく説明する。
図６乃至図１０そして図１１乃至図１５において、図１乃至図５に示された半導体メモリ装置の構成要素と同一な機能を有する構成要素に対しては同一な参照番号を明記する。
図１乃至図５は本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次的に示す図であり、ワードラインの延長方向に切取った断面図であり、図６乃至図１０は本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次的に示す図であり、ビットラインの延長方向に切取った断面図である。また、図１１乃至図１５は本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次的に示す図であり、周辺回路領域を切取った断面図である。
【００２２】
まず、図５、図１０及び図１５を参照して本発明の実施形態による半導体メモリ装置の構造を説明する。
図５、図１０及び図１５において、本発明の実施形態による半導体メモリ装置は、セルアレー領域と周辺回路領域を有する半導体基板１０上に活性領域と非活性領域を定義するため素子隔離膜１２が形成されている。半導体基板１０上にゲート電極層１３ａ、１３ｂ、１３ｃが形成されており、セルアレー領域のゲート電極層１３ａ間の活性領域と電気的に接続されるようにコンタクトパッド１６ａ、１６ｂが形成されている。コンタクトパッド１６ａ、１６ｂの両側には絶縁層１４が形成されている。コンタクトパッド１６ａ、１６ｂ及び絶縁層１４上に絶縁層１８、ビットライン２０、２１、そして層間絶縁膜２２が順に形成されている。
【００２３】
層間絶縁膜２２上にセルアレー領域のストレージ電極コンタクトホール領域２５ａ及び周辺回路領域の配線コンタクトホール領域２５ｂがオープンされるように物質層パターン２４が形成されている。セルアレー領域の物質層パターン２４上に、層間絶縁膜２２及び絶縁層１８を貫通してコンタクトパッド１６ａと電気的に接続されるようにキャパシタ４３が形成されている。キャパシタ４３はストレージ電極４０、ストレージ電極４０を含んで物質層パターン２４上に形成されたキャパシタ誘電膜４１、そしてキャパシタ誘電膜４１上に形成されたプレート電極(plate electrode)４２を含む。
【００２４】
ストレージ電極４０は例えば、ダマシン(damascene)工程で形成され、ドーピングされたポリシリコン、タングステンＷ、ＴｉＷ、そしてＴｉＳｉｘなどの導電物質中いずれか一つで形成される。
【００２５】
周辺回路領域の物質層パターン２４上に厚い層間絶縁膜２６が形成されており、層間絶縁膜２６、２２及び絶縁層１８、１４を貫通て半導体基板１０と電気的に接続されるように第１配線２８ａが形成されている。また、層間絶縁膜２６を貫通して物質層パターン２４と接触するように第２配線２８ｂが形成されている。ここで、物質層パターン２４は層間絶縁膜２６、２２及び絶縁層１８、１４と少なくとも１：５以上のエッチング選択比を有する物質で形成される。例えば、層間絶縁膜２６、２２及び絶縁層１８、１４は酸化物質、窒化物質、そしてこれらの複合物質中いずれか一つで形成され、物質層パターン２４はドーピングされていないポリシリコン、窒化物質、ＳｉＯＮ、そしてＡｌ2Ｏ3中いずれか一つで形成される。
【００２６】
層間絶縁膜２６、第１配線２８ａ、そして第２配線２８ｂ上に第３配線３１を間に置いて絶縁層３０、３２が形成されている。
第１配線２８ａ及び第２配線２８ｂは例えば、ダマシン(damascene)工程で形成され、タングステンＷ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕなどのメタル物質中いずれか一つで形成される。
セルアレー領域のストレージ電極４０の高さと、周辺回路領域の第１配線２８ａ及び絶縁層３０の高さがほぼ同じく形成されている。これは、セルアレー領域と周辺回路領域の段差がほぼないことを示す。
【００２７】
上述のような半導体メモリ装置の製造方法は次の通りである。
図１、図６、そして図１１において、半導体メモリ装置の製造方法は、まず、セルアレー領域と周辺回路領域を有する半導体基板１０上に活性領域と非活性領域を定義するために素子隔離膜１２が形成される。素子隔離膜１２は、例えば、ＬＯＣＯＳ及び浅いトレンチ隔離(shallow trench isolation)などの方法中いずれか一つで形成される。半導体基板１０上にゲート電極層１３ａ、１３ｂ、１３ｃ及びソース／ドレーン領域(図示せず)を含むトランジスタ(transistor)と、コンタクトパッド１６ａ、１６ｂが形成される。ゲート電極層１３ａ、１３ｂ、１３ｃは活性領域上にゲート酸化膜(図示せず)を間に置いて形成されており、例えば、ポリシリコン膜及びシリサイド膜が順に積層された導電層及びこの導電層を包むように形成されたシリコン窒化膜を含む。
【００２８】
コンタクトパッド１６ａ、１６ｂは、例えば、自己整列コンタクト形成方法で形成される。もっと具体的に、ゲート電極層１３ａ、１３ｂ、１３ｃが形成された後、ゲート電極層１３ａ、１３ｂ、１３ｃを含んで半導体基板１０上に絶縁層１４が形成される。次に、ゲート電極層１３ａ、１３ｂ、１３ｃ間の活性領域の一部が露出されるように絶縁層１４がエッチングされてコンタクトパッド形成用コンタクトホールが形成される。コンタクトホールが導電層で充填された後、ＣＭＰなどの平坦化エッチング工程が遂行されるとコンタクトパッド１６ａ、１６ｂが完成される。
【００２９】
コンタクトパッド１６ａ、１６ｂはストレージ電極コンタクトパッド１６ａ及びビットラインコンタクトパッド１６ｂを含む。
図２、図７、そして図１２を参照すると、コンタクトパッド１６ａ、１６ｂを含んで絶縁層１４上に絶縁層１８、ビットライン(bit line)２０、２１、層間絶縁膜２２が順に形成される。ビットライン２０、２１は一般的な導電層蒸着及びパターニング工程により形成され、層間絶縁膜２２は平らな上部表面を有するように形成される。
【００３０】
図２、図７、そして図１２と同じように、層間絶縁膜２２上に本発明による核心パターン(key pattern)である物質層パターン２４が形成される。物質層パターン２４は層間絶縁膜２２上に物質層が形成された後、この分野でよく知られたフォトエッチング工程(photo lithography)でセルアレー領域のストレージ電極コンタクトホール領域２５ａと、周辺回路領域の配線コンタクトホール領域２５ｂがオープンされるようにパターニングされる。
【００３１】
パターニング工程時物質層下部の層間絶縁膜２２が過度にエッチングされないようにする。このため、物質層パターン２４は絶縁層１４、１８、層間絶縁膜２２、そして後続層間絶縁膜２６と少なくとも１：５以上のエッチング選択比を有する物質であり、反射率が導電物質に比べて非常に低い物質で形成される。例えば、絶縁層１４、１８及び層間絶縁膜２２、２６は酸化物質、窒化物質そしてこれらの複合物質中いずれか一つで形成され、物質層パターン２４はドーピングされていないポリシリコン、窒化物質(nitride)ＳｉＯＮそしてＡｌ2Ｏ3中いずれか一つで形成される。
【００３２】
したがって、物質層パターン２４はセルアレー領域のストレージＮＯＤＥコンタクトホール形成のためのエッチング工程及び周辺回路領域の配線コンタクトホール形成のためのエッチング工程時コンタクトホールのサイズが大きくなることを防止するようになる。
【００３３】
図４、図９、そして図１４において、物質層パターン２４及び層間絶縁膜２２上に厚い他の層間絶縁膜２６が蒸着される。層間絶縁膜２６は少なくとも０．４μｍ以上の厚さを有するように形成される。層間絶縁膜２６は平らな上部表面を有するように形成されて例えば、５０００Å乃至６０００Åの厚さを有するように形成される。一方、層間絶縁膜２６の厚さは第２配線２８ｂの厚さにより決定できる。
【００３４】
再び、図１４を参照すると、層間絶縁膜２６上に形成されたグルーブ(groove)マスク(図示せず)を用いて周辺回路領域の層間絶縁膜２６、配線コンタクトホール領域２５ｂの層間絶縁膜２２、そして絶縁層１８、１４が順にエッチングされて第１配線用オープニング２７ａが形成される。この際、物質層パターン２４が層間絶縁膜２６に対するエッチング停止層として用いられ、また、層間絶縁膜２２及び絶縁層１８、１４エッチング時エッチングマスクとして用いられる。第１配線用オープニング２７ａ形成と同時に、物質層パターン２４をエッチング停止層として用いて層間絶縁膜２６がエッチングされて第２配線用オープニング２７bが形成される。
【００３５】
最後に、第１及び第２配線用オープニング２７ａ、２７bを完全に充填するように層間絶縁膜２６上に導電層が形成される。導電層をＣＭＰ等に第１及び第２配線用オープニング２７ａ、２７b両側の層間絶縁膜２６の上部表面が露出される時まで平坦化エッチングすると図１５に示されたように、第１配線２８ａ及び第２配線２８ｂなどのダマシン(damascene)配線が形成される。この際、第２配線２８ｂはダミーパターン(dummy pattern)で用いられることができる。上述のように、第１配線２８ａ及び第２配線２８ｂがダマシン(damascene)工程で形成されることによって、従来反射率が高いメタル物質がパターニングされる時生じる誤整列問題がなくなる。
【００３６】
導電層は、タングステンＷ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕなどのダマシン(damascene)メタル物質中いずれか一つで形成される。第１配線２８ａ、第２配線２８ｂ、そして層間絶縁膜２６上に絶縁層３０が形成された後、後続工程で第３配線３１及び絶縁層３２が順に形成される。絶縁層３０は層間絶縁膜２６の厚さを含んで１００００Å乃至１２０００Å程度の厚さを有するように形成される。その結果、層間絶縁膜２６と絶縁層３０の各厚さの合計は後続工程で形成されるストレージ電極４０の高さとほぼ同じくなる。
【００３７】
次に、セルアレー領域にキャパシタ４３が形成された後、キャパシタ４３上に絶縁層４４が蒸着される。例えば、キャパシタ４３は、望ましくは、周辺回路領域と同様に同一なダマシン(damascene)方法で形成される。もっと具体的に、ストレージ電極形成用マスク(図示せず)を用いてセルアレー領域の絶縁層３０、層間絶縁膜２６、２２、そして絶縁層１８が順にエッチングされてストレージ電極用オープニングが形成される。この際、物質層パターン２４がやはり層間絶縁膜２６に対するエッチング停止層として用いられ、また層間絶縁膜２２及び絶縁層１８に対するエッチングマスクとして用いられる。
【００３８】
ストレージ電極用オープニングの内壁すなわち、オープニングの下部及び両側壁を含んで絶縁層３０上にストレージ電極用導電層が形成された後、これをＣＭＰ等で平坦化エッチングするとストレージ電極４０が形成される。ストレージ電極４０はシリンダ型(cylinder type)乃至スタック型(stack type)中いずれの形態でも可能である。ストレージ電極４０両側の絶縁層３０及び層間絶縁膜２６が湿式エッチングなどの等方性エッチングで除去される。
【００３９】
ストレージ電極４０及び物質層パターン２４上にキャパシタ誘電膜４１及びプレート電極(plate electrode)４２が順に形成されると図５及び図１０に示されたように、キャパシタ４３が完成される。プレート電極４２は、例えば、平らな上部表面を有するように形成される。プレート電極４２上に絶縁層４４が形成される。
スタック型のストレージ電極の場合、ダマシン(damascene)技術でない一般的な導電層パターン方法で形成されることができるが、フォト工程数が増えるだけでなく、工程が複雑でコストが増える問題点がある。
【００４０】
一方、周辺回路領域の第１配線２８ａ及び第２配線２８ｂ形成工程とセルアレー領域のキャパシタ４３形成工程順序を変えて形成することも可能である。すなわち、セルアレー領域にダマシン（damascene）方法乃至導電層パターン方法等でキャパシタ４３が形成された後、キャパシタ４３上に絶縁層４４が蒸着される。続けて、周辺回路領域の層間絶縁膜２６、２２及び絶縁層１８、１４が順にエッチングされて第１配線用オープニング２７ａ及び第２配線用オープニング２７bが各々形成される。
【００４１】
第１配線用オープニング２７ａ及び第２配線用オープニング２７bが導電物質で充填されて各々第１配線２８ａ及び第２配線２８ｂが形成される。この際、第２配線２８ｂはダミーパターン(dummy pattern)として用いられることができる。第１配線２８ａ及び第２配線２８ｂ、そして層間絶縁膜２６上に第３配線３１を間に置いて絶縁層３０、３２が順に形成される。
キャパシタ４３のストレージ電極４０、第１配線２８ａ、そして第２配線２８ｂがダマシン(damascene)方法で形成される場合、物質層パターン２４がこれら工程に同一に適用されてエッチング停止層及びエッチングマスクとして用いられる。
【００４２】
【発明の効果】
本発明は層間絶縁膜上に層間絶縁膜とエッチング選択比を有する物質でコンタクトホール領域がオープンされた物質層パターンを形成することによって、セルアレー領域と周辺回路領域にダマシン(damascene)グルーブ形成時コンタクトホールの形成を容易にでき、フォト工程数を減らすことによって工程を単純化させることができ、フォト工程の誤整列マージンを確保することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図２】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図３】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図４】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図５】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ワードラインの延長方向に切取った断面図である。
【図６】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図７】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図８】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図９】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図１０】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、ビットラインの延長方向に切取った断面図である。
【図１１】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１２】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１３】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１４】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【図１５】 本発明の実施形態による半導体メモリ装置の製造方法の工程の流れを順次に示す図であり、周辺回路領域を切取った断面図である。
【符号の説明】
１０ 半導体基板
１２ 素子隔離膜
１３ａ−１３ｃ ゲート電極
１４，１８，３０，３２，４４ 絶縁層
１６ａ，１６ｂ コンタクトパッド
２０，２１ ビットライン
２２，２６ 層間絶縁膜
２４ 物質層パターン
２５ａ ストレージ電極コンタクトホール領域
２５ｂ 配線コンタクトホール領域
２７ａ，２７b 配線用オープニング
２８ａ，２８ｂ，３１ 配線
４０ ストレージ電極
４１ キャパシタ誘電膜
４２ プレート電極
４３ キャパシタ
Claims (11)
- セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するための素子隔離膜を形成する段階と、
前記半導体基板の全面に第１絶縁層を形成し、前記第１絶縁層上にビットラインを形成し、次いで、前記第１絶縁層の全面に第２絶縁層を形成する段階と、
前記第２絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域とがオープンされた物質層パターンを形成する段階と、
前記物質層パターン及び第２絶縁層上に第３絶縁層を形成する段階と、
グルーブマスクを用いて前記周辺回路領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングして第１配線用オープニングを形成すると同時に前記物質層パターンをエッチング停止層として用いて前記第３絶縁層をエッチングして第２配線用オープニングを形成する段階と、
前記第１配線用オープニング及び第２配線用オープニングに各々導電物質を充填して第１配線及び第２配線を形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。 - 前記物質層パターンは、前記第１配線用オープニング形成のための前記第２絶縁層及び第１絶縁層のエッチング時にマスクとして用いられることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記物質層パターンは、ドーピングされていないポリシリコン、窒化物質、ＳｉＯＮそしてＡｌ２Ｏ３中いずれか一つで形成され、前記第１絶縁層、第２絶縁層、そして第３絶縁層は各々酸化物質、窒化物質、そしてこれらの複合物質中いずれか一つで形成されることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記第３絶縁層は、少なくとも０．４μｍ以上の厚さで形成されることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記導電物質は、Ｗ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕ中いずれか一つであることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
- 前記第１及び第２配線、そして第３絶縁層上に第４絶縁層を形成する段階と、
ストレージ電極形成用マスクを用いて前記セルアレー領域の第４絶縁層、第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングしてストレージ電極用オープニングを形成する段階であって、前記物質層パターンを前記第３絶縁層に対するエッチング停止層として用いて形成する段階と、を付加的に含むことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。 - セルアレー領域と周辺回路領域を有する半導体基板上に活性領域と非活性領域を定義するための素子隔離膜を形成する段階と、
前記半導体基板の全面に第１絶縁層を形成し、前記第１絶縁層上にビットラインを形成し、次いで、前記第１絶縁層の全面に第２絶縁層を形成する段階と、
前記第２絶縁層上にセルアレー領域のストレージ電極コンタクトホール領域と、周辺回路領域の配線コンタクトホール領域とがオープンされた物質層パターンを形成する段階と、
前記物質層パターンをマスクとして用いて前記セルアレー領域の第２絶縁層及び第１絶縁層を順にエッチングしてストレージ電極コンタクトホールを形成する段階と、
前記ストレージ電極コンタクトホールを通して前記半導体基板と電気的に接続されるストレージ電極、誘電層、そしてプレート電極を順に形成してキャパシタを形成する段階と、
前記半導体基板の全面に第３絶縁層を形成する段階と、
グルーブマスクを用いて前記周辺回路領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順にエッチングして第１配線用オープニングを形成すると同時に前記物質層パターンをエッチング停止層として用いて前記第３絶縁層をエッチングして第２配線用オープニングを形成する段階と、
前記第１配線用オープニング及び第２配線用オープニングに各々導電物質を充填して第１配線及び第２配線を形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。 - 前記物質層パターンは、前記第１配線用オープニング形成のための前記第２絶縁層及び第１絶縁層のエッチング時にマスクとして用いることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
- 前記物質層パターンは、ドーピングされていないポリシリコン、窒化物質、ＳｉＯＮそしてＡｌ２Ｏ３中いずれか一つで形成され、前記第１絶縁層、第２絶縁層、そして第３絶縁層は各々酸化物質、窒化物質、そしてこれらの複合物質中いずれか一つで形成されることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
- 前記第３絶縁層は、少なくとも０．４μｍ以上の厚さで形成されることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
- 前記導電物質は、Ｗ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕ中いずれか一つであることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
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