KR100469883B1 - 반도체장치제조방법 - Google Patents

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Abstract

반도체 장치 제조 방법은 층간 절연막 상부에 형성된 상부 배선층과 층간 절연막 하부에 형성된 하부 배선층을 접속하기 위해서 층간 절연막 내에 비아홀을 형성할 때에, 비아홀과 하부 배선층과의 정렬시 오류를 완화시키는 마진을 확대하여 패턴의 축소화를 가능하게 하고, 반도체 장치의 미세화를 실현할 수 있다. 이 반도체 장치 제조 방법은 제1 배선층과 제2 배선층 사이에 제1 Si3N4막을 형성하고, 제2 배선층 상부에 제2 SiO2 층간 절연막, 제3 SiO2 층간 절연막 및 제4 SiO2 층간 절연막을 형성한다. 제2 배선층을 노출시키기 위해 층간 절연막을 통해 제3 비아홀을 형성할 때에, 층간 절연막은 약 20의 높은 SiO2/Si3N4 선택비로 에칭된다. 제3 비아홀의 위치가 제2 배선층에 대해서 다소 어긋나 있는 경우에도, 제3 비아홀을 형성하기 위한 에칭 공정이 제2 배선층과 제1 Si3N4막 상에서 종단될 수 있다.

Description

반도체 장치 제조 방법{SEMICONDUCTOR DEVICE FABRICATING METHOD}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 다층 배선 구조를 갖는 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법에 관한 것이다.
최근의 LSI(Large-Scale Integrated devices; 대규모 집적 장치)의 미세화에 따라, 메모리셀 패턴과 같은, 반복 패턴들의 치수 감소의 중요성이 증가되고 있다. 이 때문에, 리소그래피 공정용 단파장의 노광(exposure light)을 이용함으로써 선폭, 공간폭, 및 컨택 직경을 감소시킬 뿐 아니라, 패턴의 중첩시에 생기는 위치 어긋남(misalignment)을 허용하기 위한 중첩 패턴들의 영역에서 오류를 완화시키기 위한 마진이 확보되도록, 패턴 크기를 축소시켜야 한다.
종래의 SRAM(Static Random Access Memory; 정적 랜덤 액세스 메모리)의 제조 방법이 0.35㎛의 최소 특성 길이를 갖는 SRAM의 메모리셀을 도시하는 도 1을 참조하여 설명된다.
예를 들어, Si(실리콘) 웨이퍼(31)의 주표면 상의 패턴에서, LOCOS(Local Oxidation of Silicon; 실리콘 국소 산화) 구조를 갖는 소자 분리 산화막(32)을 선택적으로 형성한다. 소자 분리 산화막(32)으로 둘러싸인 소자 활성 영역을 덮도록 Si 기판(31) 상에 게이트 산화막(33)을 형성한다. 그 후, 이 게이트 산화막(33) 상에, 폴리사이드층, 예를 들면 MOS 트랜지스터의 게이트 전극을 포함하는 제1 배선층(34)으로 동작하는, 다결정 실리콘층과 고융점 금속 실리사이드층으로 구성되는 적층된 층을 형성한다.
계속해서, 제1 배선층(34) 대항측의 Si 웨이퍼(31)의 표면 영역에 LDD(Lightly Doped Drain) 구조를 형성하기 위한 저농도 도핑 영역(도시 생략)을 형성한다. 그 다음, 제1 배선층(34) 측면 상에 SiO2 측벽(35)을 형성한 후, MOS 트랜지스터의 소스 및 드레인이 되는 고농도 도핑 영역(도시생략)을 형성한다.
그 다음, Si 웨이퍼(31) 전면 상에 제1 SiO2 층간 절연막(36)을 형성한다. 계속해서, 제1 SiO2 층간 절연막(36)을 선택적으로 에칭하여, 접지선을 형성하는 고농도 도핑 영역이나 MOS 트랜지스터의 소스 또는 드레인이 되는 고농도 도핑 영역에 도달하는 제1 비아홀을 형성한다. 계속해서, 폴리사이드의 제2 배선층(39)이 제1 SiO2 층간 절연막(36) 상에 형성되고, 이 제2 배선층(39)을 제1 비아홀을 통해 접지선으로 동작하는 고농도 도핑 영역이나 MOS 트랜지스터의 소스 또는 드레인이 되는 고농도 도핑 영역에 접속한다.
그 다음, Si 웨이퍼(31) 전면 상에 제2 SiO2 층간 절연막(40)을 형성한다. 그 후, 제1 SiO2 층간 절연막(40) 및 제2 SiO2 층간 절연막(36)을 선택적으로 에칭하여, SRAM의 플립플롭을 구성하는 고저항 소자와 기억 노드인 고농도 도핑 영역을 접속하기 위한 제2 비아홀을 형성한다. 계속해서, 고저항 소자를 포함하는 제3 배선층(42)을 제2 SiO2 층간 절연막(40) 상에 형성하고, 이 제3 배선층(42)을 제2 비아홀을 통해 기억 노드인 고농도 도핑 영역에 접속한다. 계속해서, 실리콘 웨이퍼(31) 전면 상에 제3 SiO2 층간 절연막(43)을 형성하고, 이 제3 SiO2 층간 절연막(43) 상에, 고저항 소자로의 수분의 침입을 방지하기 위해 제1 Si3N4막(44)을 형성한다.
계속해서, Si 웨이퍼(31) 전면 상에 제4 SiO2 층간 절연막(45)을 형성하고, 이 제4 SiO2 층간 절연막(45)의 평탄화 처리를 수행한다. 그 다음, 제4 SiO2 층간 절연막(45), 제1 Si3N4막(44), 제3 SiO2 층간 절연막(43) 및 제2 SiO2 층간 절연막(40)을 선택적으로 에칭하여 제2 배선층(39)과 비트선을 접속하기 위한 제3 비아홀을 형성하고, 이 제3 비아홀 내에 제2 배선층(39)의 일부분을 노출시킨다. 계속해서, 제3 비아홀 내에 제2 배선층(39)에 접속하도록 텅스텐 플러그(48)를 형성한다. 계속해서, 비트선을 형성하는 제4 SiO2 배선층(49)을 제4 SiO2 층간 절연막(45) 상에 형성하여, 이 비트선을 텅스텐 플러그(48)에 접속한다. 최종적으로, Si 웨이퍼(31) 전면에 오버코팅막(50)을 형성한다.
이와 관련된 종래의 SRAM 제조 방법에 있어서, 리소그래피 기술을 이용하여 제2 배선층(39) 상에 형성된 제4 SiO2 층간 절연막(45), 제1 Si3N4막(44), 제3 SiO2 층간 절연막(43) 및 제2 SiO2 층간 절연막(40)에 제3 비아홀을 형성할 때, 노출에 이용되는 스테퍼(stepper)의 제한된 패턴 정렬 정밀도에 기인하여, 패턴에서 제2 배선층(39)에 관련하여 단층이 발생될 수 있다. 따라서, 제2 SiO2 층간 절연막(40) 하부의 제1 SiO2 층간 절연막(36)의 일부를 SiO2 층간 절연막(40)을 포함하는 앞서 설명한 막들과 함께 에칭한다. 이렇게 해서 제3 비아홀이, 제2 배선층(39)을 통과하여, 이 제2 배선층(39) 하측의 게이트 전극인 제1 배선층(34)에까지 도달하게 되고, 제2 배선층(39)과 제1 배선층(34)이 제3 비아홀 내에 형성된 텅스텐 플러그(48)에 의해서 전기적으로 접속된다. 따라서, 제2 배선층(39)의 배선들이 제2 배선층(39)에 대한 제3 비아홀의 위치 정렬에 있어서의 오류들을 수용할 수 있는 마진폭 내에서 형성되어야 하므로, 메모리셀의 소형화에 제약이 된다.
따라서 본 발명의 목적은, 층간 절연막 상부에 위치한 상부 배선층과 이 층간 절연막 하부에 위치한 하부 배선층을 접속하기 위해서 층간 절연막 내에 비아홀을 형성할 때 하부에 위치한 배선층이 갖는 비아홀의 정렬에 있어서의 오류를 수용하는 마진을 확보하여, 패턴의 소형화하고 결과적으로 반도체 장치를 소형화할 수 있는 다층 배선 구조의 반도체 장치를 제조하기 위한 반도체 장치 제조 방법을 제공하는데에 있다.
본 발명의 한 양상에 따라서, 다층 배선 구조의 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법은, 소자들이 형성된 반도체 웨이퍼 상에 절연막을 형성하는 단계, 절연막 상에 하부 배선층을 형성하는 단계, 하부 배선층 상에 층간 절연층을 형성하는 단계, 절연막에 대한 선택비보다 높은 층간 절연막에 대한 선택비를 갖는 에칭 공정에 의해서 층간 절연막을 선택적으로 에칭하여 하부 배선층에 도달하는 비아홀을 형성하는 단계, 및 비아홀을 통해 하부 배선층에 접속되도록 상부 배선층을 형성하는 단계를 포함한다.
본 발명의 반도체 장치 제조 방법에 의해서, 하부 배선층 상의 층간 절연막 내에 비아홀을 형성할 때, 하부 배선층 아래에 절연막을 형성해 놓고, 이 절연막에 대한 선택비보다 층간 절연막에 대해서 보다 높은 선택비를 갖는 에칭 공정에 의해서 층간 절연막을 선택적으로 에칭한다. 따라서, 층간 절연막 내에 비아홀을 형성하기 위한 에칭 공정은 비아홀이 이 하부 배선층에 대해 어긋나 있어도 하부 배선층과 절연막에서 종료되고, 비아홀이 절연막을 통과하지는 않는다. 이 때문에, 이 절연막의 아래에 별도의 배선층 등이 있어도, 비아홀이 절연막 아래의 이 배선층에 도달하지 않게 되어, 하부 배선층이 비아홀을 통해 절연막 아래의 배선층과 접속되는 것이 방지된다. 따라서, 비아홀과 하부 배선층에 대한 사실상 증가된 정렬 마진을 확보할 수 있게 되고, 리소그래피 공정에서 축소된 패턴 크기를 사용할 수 있게 되므로, 반도체 장치의 미세화를 한층 더 실현할 수 있다.
또한, 이 절연막 아래에 별도의 배선층 등이 형성된 경우, 이 절연막이 존재함으로써, 별도의 배선층 등과 하부 배선층을 포함하는 적층 구조의 내압(withstand voltage) 특성을 향상시켜서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 반도체 장치 제조 방법에 있어서, 절연막은 실리콘 질화막이고, 상기 층간 절연막은 실리콘 이산화(dioxide)막인 것이 바람직하다. 이 경우, 실리콘 질화막이 층간 절연막에 포함된 수분이 이 실리콘 질화막보다 아래의 소자로 확산하는 것을 억제하여, 반도체 장치의 특성 열화를 방지하고 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 바람직한 실시예에서 반도체 장치 제조 방법을 고저항 부하형 SRAM의 제조를 도시한 첨부 도면들과 관련하여 후술할 것이다.
도 2를 참조하면, 예를 들면 LOCOS 구조를 갖는 소자 분리 산화막(12)을 Si 웨이퍼(11)의 표면 상의 소정 패턴 내에 형성한다. 소자 분리 산화막(12)으로 둘러싸인 Si 웨이퍼(11) 표면의 일부에는 게이트 산화막(13)을 형성한다. Si 웨이퍼(11) 전면에 예를 들면 다결정 실리콘층 및 고융점 금속 실리사이드층을 순서대로 증착시켜 폴리사이드층을 형성한 후, 이 폴리사이드층을 소정 패턴으로 패턴화하여, 게이트 산화막(13) 상에 MOS 트랜지스터의 게이트 전극을 겸하는 제1 배선층(14)을 형성한다. 계속해서, 제1 배선층(14)을 마스크로 이용하는 이온 주입 공정에 의해서, 제1 배선층(14)의 대항측의 Si 웨이퍼(11) 표면 영역에 LDD 구조를 형성하기 위한 저농도 도핑 영역(도시 생략)을 형성한다. 그 다음, 제1 배선층(14)의 배선들의 측면에 SiO2 측벽(15)을 형성한 후, 제1 배선층(14) 및 SiO2 측벽(15)을 마스크로 이용하는 이온 주입 공정에 의해서, MOS 트랜지스터의 소스 및 드레인으로 이용되는 고농도 도핑 영역(도시 생략)을 형성한다. 계속해서, 예를 들면 CVD 공정(Chemical Vapor Deposition process; 화학적 기상 증착법)을 이용하여, Si 웨이퍼(11) 전면에 제1 SiO2 층간 절연막(16)을 증착한다. 그 다음, CVD 공정에 의해서, 이 제1 SiO2 층간 절연막(16) 상에, 본 실시예의 특징인 약 50㎚ 두께의 제1 Si3N4막(17)을 형성한다.
도 3을 참조하면, 제1 Si3N4막(17) 및 제1 층간 절연막(16)을 선택적으로 에칭하여, 제1 Si3N4막(17)과 제1 층간 절연막(16)을 통해서 접지선으로 작용하는 고농도 도핑 영역이나, MOS 트랜지스터의 소스 또는 드레인이 되는 고농도 도핑 영역에 도달하는 제1 비아홀(18)을 형성한다.
도 4를 참조하면, Si 웨이퍼(11) 전면에 다결정 실리콘층 및 고융점 금속 실리사이드층을 순서대로 증착시켜 폴리사이드층을 형성한 후, 이 폴리사이드층을 소정 패턴으로 패턴화하여 제2 배선층(19)을 형성하고, 이 제2 배선층(19)을 접지선으로 작용하는 고농도 도핑 영역이나 MOS 트랜지스터의 소스 또는 드레인으로 작용하는 고농도 도핑 영역에 비아홀(18)을 통해 접속한다. 계속해서, Si 웨이퍼(11) 전면에 제2 SiO2 층간 절연막(20)을 형성한다. 그 다음, 이 제2 SiO2 층간 절연막(20), 제1 Si3N4막(17) 및 제1 SiO2 층간 절연막(16)을 선택적으로 에칭하여, SRAM의 플립플롭을 구성하는 고저항 부하 소자와 기억 노드인 고농도 도핑 영역을 전기적으로 접속하기 위한 제2 비아홀(21)을 형성한다.
도 5를 참조하면, 제2 층간 절연막(20) 상에 고저항 부하 소자를 포함하는 제3 배선층(22)을, 비아홀(21)을 통해 고농도 도핑 영역의 기억 노드에 전기적으로 접속하도록 형성한다. 계속해서, Si 웨이퍼(11) 전면에 제3 SiO2 층간 절연막(23)을 형성하고, 또한 이 제3 층간 절연막(23) 상에, 고저항 소자로의 수분 확산을 방지하기 위해서 제2 Si3N4막(24)을 형성한다.
도 6을 참조하면, 제2 Si3N4막(24) 상에 제4 SiO2 층간 절연막(25)을 형성한 후, 이 제4 SiO2 층간 절연막(25)의 표면을 평탄화 처리에 의해 평탄화한다. 레지스트막(26)은 제4 SiO2 층간 절연막(25)의 평탄해진 표면 상에서, 리소그래피 기술을 이용하여 소정 패턴으로 패턴화되어 형성된다. 그 다음, 패턴화된 레지스트막(26)을 마스크로 이용하여 제4 SiO2 층간 절연막(25), 제2 Si3N4막(24), 제3 SiO2 층간 절연막(23), 및 제2 SiO2 층간 절연막(20)을 선택적 에칭 공정에 의해 에칭하여 제2 배선층(19)과 비트선을 전기적으로 접속하기 위한 제3 비아홀(27)을 형성한다. 이 제3 비아홀(27) 내에 제2 배선층(19)의 표면 영역을 노출시킨다. 선택적인 에칭 공정에 의해서, 제4 SiO2 층간 절연막(25), 제2 Si3N4막(24), 제3 층간 절연막(23) 및 제2 층간 절연막(20)을 에칭할 때, 에칭 가스로서 C4F8와 CO 등의 혼합 가스를 이용하는데, SiO2/Si3N4의 선택비, 즉, SiO2의 에칭율 대 Si3N4의 에칭율의 비는 약 20이다. 따라서, 제3 비아홀(27)의 위치가 제2 배선층(19)에 대해 다소 어긋나 있어도, 제3 비아홀(27)을 형성하기 위한 에칭 공정은 제2 배선층(19) 및 이 제2 배선층(19) 아래로 형성되어 있는 제1 Si3N4 막(17) 상에서 종단한다. 그러므로, 제3 비아홀(27)을 통해 제2 배선층(19)이 제1 Si3N4막(17)의 아래에 형성되어 있는 제1 배선층(14)과 전기적으로 접속되지 않는다.
도 7을 참조하면, 레지스트막(26)이 제거된다. 그리고, 예를 들면 스퍼터링 공정을 이용하여 제4 층간 절연막(25) 전면에 Ti/TiN 적층층을 형성하고, 이 Ti/TiN 적층층 위에 텅스텐층을 형성하여 제3 비아홀(27)을 매립한다. 이 Ti/TiN 적층층과 텅스텐층을 에치백하고, 제3 비아홀(27) 내에만 텅스텐층의 일부를 잔존시켜서 제2 배선층(19)에 접속하는 텅스텐 플러그(28)를 형성한다. 계속해서, 예를 들면 스퍼터링법을 이용하여, Ti/TiN 배리어층, Al계 합금층, 및 반사 방지막을 순서대로 형성한다. 그 다음, 이들 Al계 합금층을 포함하는 층을 소정 패턴으로 패턴화하여, 제4 SiO2 층간 절연막(25) 상에 텅스텐 플러그(28)에 접속하는 비트선인 제4 배선층(29)을 형성하고, 이어서 Si 웨이퍼(11) 전면에 오버코팅막(30)을 형성한다.
본 실시예에서는, 제1 배선층(14)과 제2 배선층(19)과의 사이에 제1 Si3N4막(17)이 형성되고, 제2 배선층(19)에 도달하는 제3 비아홀(27)이 제2 SiO2 층간 절연막(20)의 선택적 에칭에 의해서 형성되며, 제3 SiO2 층간 절연막(23)과 제4 SiO2 층간 절연막(25)이 약 20의 SiO2/Si3N4 선택비로 에칭된다. 따라서, 제3 비아홀(27)의 위치가 제2 배선층(19)에 대해서 다소 어긋나 있는 경우에서도, 제3 비아홀(27)을 형성하기 위한 에칭 공정은 제2 배선층(19) 및 제2 배선층(19) 아래의 제1 Si3N4막(17) 상에서 끝난다. 따라서, 제2 배선층(19)이 이 제1 Si3N4막(17)의 아래의 제1 배선층(14)에 제3 비아홀(27)을 통해 전기적으로 접속되지 않는다. 따라서, 제3 비아홀(27)과 제2 배선층(19)에 대한 정렬 마진이 실질적으로 확대되게 되어, 메모리셀 등의 반복 패턴의 크기를 축소할 수 있기 때문에, 반도체 장치의 미세화를 한층 더 실현할 수 있다.
또한, 제1 배선층(14) 상에 형성된 제1 Si3N4막(17)은 그 제1 Si3N4 막(17) 상에 형성된 제4 층간 절연막(25)에 함유된 수분이 하부 소자들로 확산되는 것을 방지할 수 있으므로, 반도체 장치의 특성 열화를 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제1 배선층(14)과 제2 배선층(19)과의 사이에 형성된 제1 Si3N4막(17)이, 제1 배선층(14)과 제2 배선층(19)을 포함하는 적층 구조의 내압을 개선하여 반도체 장치의 특성을 향상시키고 이 반도체 장치의 신뢰성을 향상시킬 수 있다.
비록 본 발명을 고저항 부하형 SRAM의 제조 방법에 적용하여 설명하였지만, 본 발명은 이러한 실시 형태에 제한되는 것이 아니라, 예를 들면 상부 배선층과 하부 배선층을 상호 접속하기 위한 비아홀을 갖는 모든 다층 구조의 DRAM을 포함한 모든 종류의 반도체 장치의 제조 방법에 본 발명을 적용할 수 있다.
이상, 상세히 설명한 바와 같이, 본 발명에 관한 반도체 장치의 제조 방법에 의하면, 하부 배선층 상의 층간 절연막에 비아홀을 형성할 때 하부 배선층 아래에 절연막을 형성하고, 이 절연막과의 선택비를 높게 취해 층간 절연막을 선택적으로 에칭함으로써, 가령 비아홀의 형성 위치가 하부 배선층에 대해 다소 어긋나 있어도, 비아홀을 형성하는 에칭을 하부 배선층 및 절연막 상에서 종단시키는 것이 가능하다. 따라서, 이 절연막의 아래로 예를 들면 별도의 배선층 등이 있어도 이 별도의 배선층 등과 하부 배선층이 비아홀을 통해 전기적으로 접속되는 것을 방지할 수 있다. 또한, 비아홀의 하부 배선층에 대한 정렬 마진이 실질적으로 확대되게 되고, 리소그래피 공정에서 사용하는 패턴 크기를 감소시킬 수 있어 반도체 장치의 미세화를 한층 더 실현할 수 있다.
또한, 이 절연막 아래에 예를 들면 별도의 배선층 등이 있는 경우, 이 절연막의 존재에 의해, 별도의 배선층 등과 하부 배선층과의 사이의 내압 특성을 향상시켜 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 절연막으로 실리콘 질화막을 이용하여, 층간 절연막으로서 실리콘 산화막을 이용하는 경우, 실리콘 질화막이 존재함으로써 층간 절연막에 포함된 수분이 실리콘 질화막 아래의 소자에 확산하는 것을 억제할 수 있다. 따라서, 반도체 장치의 특성 열화를 방지하여 신뢰성을 향상시킬 수 있다.
도 1은 종래 기술의 SRAM에 내장된 메모리 셀의 단면도.
도 2는 본 발명에 따른 바람직한 실시예에서 반도체 장치 제조 방법 중 제1 단계에서 고저항 부하형 SRAM에 내장된 메모리 셀의 단면도.
도 3은 본 발명에 따른 바람직한 실시예에서 반도체 장치 제조 방법 중 제2 단계에서 고저항 부하형 SRAM에 내장된 메모리 셀의 단면도.
도 4는 본 발명에 따른 바람직한 실시예에서 반도체 장치 제조 방법 중 제3 단계에서 고저항 부하형 SRAM에 내장된 메모리 셀의 단면도.
도 5는 본 발명에 따른 바람직한 실시예에서 반도체 장치 제조 방법 중 제4 단계에서 고저항 부하형 SRAM에 내장된 메모리 셀의 단면도.
도 6은 본 발명에 따른 바람직한 실시예에서 반도체 장치 제조 방법 중 제5 단계에서 고저항 부하형 SRAM에 내장된 메모리 셀의 단면도.
도 7은 본 발명에 따른 바람직한 실시예에서 반도체 장치 제조 방법 중 제6 단계에서 고저항 부하형 SRAM에 내장된 메모리 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : Si 웨이퍼
12 : 소자 분리 산화막
13 : 게이트 산화막
14 : 제1 배선층
15 : SiO2 측벽
16 : 제1 SiO2 층간 절연막
17 : 제1 Si3N4막
18 : 제1 비아홀
19 : 제2 배선층
20 : 제2 SiO2 층간 절연막
21 : 제2 비아홀
22 : 제3 배선층
23 : 제3 SiO2 층간 절연막
24 : 제2 Si3N4막
25 : 제4 SiO2 층간 절연막
26 : 레지스트막
27 : 제3 비아홀
28 : 텅스텐 플러그
29 : 제4 배선층
30 : 오버코팅막
31 : Si 웨이퍼
32 : 소자 분리 산화막
33 : 게이트 산화막
34 : 제1 배선층
35 : SiO2 측벽
36 : 제1 SiO2 층간 절연막
39 : 제2 배선층
40 : 제2 SiO2 층간 절연막
42 : 제3 배선층
43 : 제3 SiO2 층간 절연막
44 : 제1 Si3N4막
45 : 제4 SiO2 층간 절연막
48 : 텅스텐 플러그
49 : 제4 배선층
50 : 오버코팅막

Claims (3)

  1. 다층 배선 구조의 반도체 장치를 제조하기 위한 반도체 장치 제조 방법에 있어서,
    소자들이 제공된 반도체 웨이퍼 상에 절연막을 형성하는 단계;
    상기 절연막 상에 하부 배선층을 형성하는 단계;
    상기 하부 배선층 상에 층간 절연막을 형성하는 단계 -상기 층간 절연막은 상기 절연막이 에칭되는 에칭율보다 더 높은 에칭율로 에칭됨-;
    에칭 공정으로 상기 층간 절연막을 선택적으로 에칭함으로써 상기 하부 배선층에 도달하는 비아홀을 형성하는 단계; 및
    상기 비아홀을 통해 상기 하부 배선층에 접속되도록 상부 배선층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 절연막은 실리콘 질화막이고, 상기 층간 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 비아홀을 형성하기 위해 상기 층간 절연막을 에칭하기 위한 상기 에칭 공정은 C4F8와 CO의 혼합 가스를 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
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