KR20040105038A - 반도체 소자에서의 국부 상호연결배선 구조 및 그에 따른배선 형성방법 - Google Patents

반도체 소자에서의 국부 상호연결배선 구조 및 그에 따른배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 기판 상의 절연막에 국부 상호연결층과 활성영역간에 일정 간극을 갖도록 공통 개구를 형성하여 게이트 전극들의 국부 상호연결층과 활성영역간의 쇼트 현상을 억제하는 국부 상호연결배선 구조 및 그에 따른 형성방법을 개시한다. 반도체 기판의 상부에 형성되고 절연막에 의해 덮여진 인접 게이트 전극들의 내측단부간의 길이보다는 길고 외측단부간의 길이보다는 같거나 짧은 사이즈를 갖는 제1 식각마스크 패턴을 상기 절연막의 상부에 형성한 후, 상기 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아 있도록 상기 제1 식각마스크 패턴에 노출된 절연막을 식각하여 리세스 패턴을 형성하는 단계; 상기 제1 식각마스크 패턴을 제거하는 단계; 상기 리세스 패턴내의 상기 절연막의 일부가 노출되도록 제2 식각마스크 패턴을 형성한 후, 식각을 진행하여 상기 게이트 전극들의 일부 표면을 노출시키는 개구들을 형성하는 단계; 상기 제2 식각마스크 패턴을 제거하는 단계; 및 상기 리세스 패턴 및 상기 개구들에 도전성 물질을 채워 상기 게이트 전극들이 서로 연결되도록 국부 상호연결층을 형성하는 단계; 를 포함함을 특징으로 한다.

Description

반도체 소자에서의 국부 상호연결배선 구조 및 그에 따른 배선 형성방법{Local Interconnection structure for use in semiconductor device and method therefore}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 반도체 소자의 활성영역이나 게이트 전극 등과 같은 도전층들 간을 국부적으로 연결하기 위한 국부 상호연결배선 구조 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 유우저들이 저 소비전력과 하이 퍼포먼스를 더욱 더 요구함에 따라, 반도체 소자 메이커들은 반도체 소자의 고집적 및 고속화에 대한 연구 개발을 꾸준히 해오고 있는 실정이다.
제한된 반도체 칩내에 보다 많은 반도체 소자를 집적하기 위해서는 디자인 룰이 계속적으로 축소되는데, 이에 따라 고집적 반도체 소자들의 도전층간을 국부적으로 연결하는 국부상호 연결배선공정은 점점 더 어려워지는 추세이다.
풀씨모오스 메모리 셀을 가지는 스태이틱 랜덤 억세스 메모리(SRAM : Static Random Access Memory)의 경우에 하나의 단위 메모리 셀은 6개의 모오스(MOS) 트랜지스터로 이루어져있기 때문에 단위 메모리 셀을 만들기 위해 트랜지스터들간을 서로 연결해야 하는 콘택의 개수는 다른 종류의 메모리 셀들을 만드는 경우에 비해 많아진다. 예컨대, 고집적 반도체 소자가 0.10㎛ 간격 이하의 디자인 룰을 가지는 경우에 0.20㎛의 피치를 갖는 텅스텐(W) 재질의 콘택을 형성하여야 하는데, 현재의 진보된 리소그래피 기술을 사용하더라도 상기한 사이즈의 콘택 패터닝이 사실상 불가능하게 된다.
따라서, 위와 같은 콘택 패터닝의 어려움을 극복함과 아울러 콘택 개수를 줄이는 방법이 바로 반도체 소자의 게이트 전극간 및/또는 활성영역간을 국부적으로 연결하는 국부 상호연결배선이다.
도 1a 내지 도 1e는 국부 상호연결배선에 관련된 다양한 종래기술들 중 하나에 따라 게이트 전극들을 서로 연결하기 위한 공통 개구를 형성하여 국부 상호연결배선을 만드는 공정들을 순서대로 나타낸다.
먼저, 도 1a에서, 피형(p-type) 반도체 기판(1)의 전면에 산화막(2) 및 폴리실리콘막(3)을 차례로 적층한 후, 사진 식각공정으로 패터닝을 행하면 게이트 산화막(2)의 상부에 형성된 게이트 패턴(4)이 얻어진다. 상기 게이트 패턴(4)을 이온주입 마스크로 하여 상기 반도체 기판(1)내에 엔(n)형 불순물 이온을 상대적으로 낮은 에너지로 주입함으로써 저농도 소오스/드레인 영역(6)을 얻고 나서, 측벽들에 게이트 스페이서(7)가 형성되도록 한다. 상기 게이트 스페이서(7)를 이온주입 마스크로 사용하여 상기 저농도 소오스/드레인 영역(6)에 불순물 이온을 상대적으로 높은 에너지로 주입하여 상기 저농도 소오스/드레인 영역(6)의 일부에 상기 저농도 보다 높은 불순물 농도를 갖는 고농도 엔형(n+)소오스/드레인 영역(8)을 형성한다. 상기 저농도 소오스/드레인 영역(6) 및 고농도 소오스/드레인 영역(8)은 도면에서 합성부호로서 표시된 바와 같이 활성영역인 엘디디(LDD)형 소오스/드레인 영역(9)을 구성한다. 이어서, 코발트(Co)등과 같은 고용융점 금속을 전면적으로 도포하여 열처리를 행함에 의해 상기 게이트 패턴(4)의 상부에만 폴리실리콘막(3)이 갖는 저항 값보다 낮은 저항값을 갖는 금속 실리사이드막(5)이 형성된다. 상기 게이트 패턴(4)과 상기 금속 실리사이드막(5)은 함께 게이트 전극(13,14)을 형성한다. 이 후, 상기 결과물의 상부에 식각저지막(10 : etch stopper)을 전면적으로 형성한 다음, BPSG 막등과 같은 절연막을 전면적으로 도포한다. 여기서, 상기 절연막은 상부 및 하부의 층사이에 위치되어 절연기능을 담당하므로 본 분야에서는 층간절연막(12)으로서 널리 알려져 있다.
이제, 도 1b를 참조하면, 평탄화 공정을 진행한 다음 하드 마스크의 형성을 위한 증착공정을 행한 결과가 보여진다. 도 1a의 결과물에 대하여 화학 기계적 연마(CMP : Chemical Mechanical polishing)와 같은 평탄화 공정을 진행하면 상기 층간절연막(12)이 평탄화된다. 이 후, 상기 층간절연막(12) 상에 상기 하드 마스크가 될 질화실리콘/질산화실리콘막(15)이 증착된다. 여기서, 상기 질화실리콘/질산화실리콘막(15)은, 후 공정에서 진행되는 식각 공정의 식각 정밀도를 높이기 위해 증착된 것이다.
도 1c에서, 연결하고자 할 게이트 전극들(13,14)간의 간격(ℓ)을 노출시키는 사진식각 패턴을 형성한 후, 상기 게이트 전극들(13,14)의 표면이 드러나도록 상기 간격(ℓ)내의 층간절연막(12) 및 식각저지막(10)을 순차적으로 식각함에 의해 공통 개구(ha)가 형성된다. 이 경우에, 게이트 전극들(13,14)의 표면은 금속 실리사이드막(5)으로 이루어져 있는 반면 활성영역(9)의 상부는 층간절연막(12)으로 이루어져 있으므로, 상기 순차 식각공정에서 활성영역(9)의 상부가 과도 식각된다. 과도 식각에 의해 층간절연막(12)이 얇아지면 일정한 두께 마아진을 가지지 못하여, 공통 개구(ha)에 채워질 도 1d의 국부 상호연결층(16)이 활성영역(9)의 상부와 직접적으로 접촉되어 버리는 쇼트 현상이 발생할 수 있다. 예를 들어, 상기 폴리실리콘막(3)의 두께가 1200Å이하인 경우에 상기한 바와 같은 쇼트 현상은 매우 빈번하게 발생된다.
따라서, 쇼트 현상의 발생 확률을 낮추기 위해, 비록 종래에는 상기 질화실리콘/질산화실리콘막(15)을 증착하여 하드 마스크로 사용하고 있으나, 상기 활성영역(9) 상부의 층간절연막(12)이 과도하게 식각되는 현상에 기인하여, 국부 상호연결층(16)과 활성영역(9)간에 쇼트 현상이 발생되는 확률을 현저히 낮추는 작업은 매우 어렵다.
상기 도 1c의 결과물에 대하여 금속충진 공정 및 평탄화 공정이 진행되면 도 1d에서 보여지는 바와 같은 국부 상호연결층(16)이 얻어진다. 보다 구체적으로, 도 1d에서, 상기 공통 개구(ha)에 국부 상호연결층(16)을 형성하기 위해 금속층을 전면적으로 도포한 후, 화학 기계적 연마(CMP)와 같은 평탄화 공정을 진행하면, 상기게이트 전극들(13,14)을 연결하는 국부 상호 연결층(16)이 얻어진다.
도 1e를 참조하면, 상기 평탄화 공정에 의해서는 하드 마스크로 사용되었던 상기 질화실리콘/질산화실리콘막(15)이 완전히 제거되지 않기 때문에, 상기 국부 상호연결층(16)을 재차로 식각함으로써 잔존하는 질화실리콘/질산화실리콘막(15)은 완전히 제거된다. 이후에 표면이 불균일하게 된 상기 국부 상호연결층(16)의 표면을 평탄화하는 공정이 또 다시 수행된다.
상기한 바와 같이, 도 1a 내지 도 1e에 도시된 종래의 기술에 따르면, 하드 마스크 형성공정으로 말미암아 질화실리콘/질산화실리콘막 등으로 이루어진 상기 하드 마스크의 식각공정 및 국부 상호 연결층의 평탄화 공정이 별도로 더 필요하게 되므로 공정 스텝수가 많아진다. 이에 따라, 반도체 소자의 제조 코스트가 상승하게 되는 요인이 제공되는 문제점이 있다.
도 2a 내지 도 2d는 국부 상호연결배선에 관련된 다른 종래기술에 따라 게이트 전극들을 서로 연결하기 위한 공통 개구를 형성하여 국부 상호연결배선을 만드는 공정들을 순서대로 나타낸다.
반도체 기판 상에 적어도 두 개 이상의 모오스 트랜지스터를 형성한 후, 층간절연막을 형성하기 까지의 공정들에 대한 설명은 전술한 도 1a에서 설명된 것과 동일 또는 유사하므로 이하에서는 생략하고 그 이후부터 설명한다.
우선 도 2a를 참조하면, 화학 기계적 연마(CMP)등과 같은 평탄화 공정을 진행하여 이전의 공정에서 이미 형성된 산화막 계열의 층간절연막(12)을 평탄화한 후, 상기 층간절연막(12) 상에 상기 하드 마스크가 될질화실리콘/질산화실리콘막(15)이 증착된다. 여기서, 상기 질화실리콘/질산화실리콘막(15)은, 후 공정에서 진행되는 식각 공정의 식각 정밀도를 높이기 위해 증착된 것이다. 이어서, 연결하고자 할 게이트 전극들(13,14)간의 간격(ℓ1) 및 상기 게이트 전극들(13,14)의 외측단부에 있는 활성영역(11)의 일부(ℓ2)를 노출시키는 사진식각 패턴을 형성한 후, 상기 게이트 전극들(13,14)의 표면이 드러나도록 상기 간격(ℓ1)내의 층간절연막(12) 및 식각저지막(10)을 순차적으로 식각함에 있어 공통 개구(ha) 및 상기 활성영역(11)의 제1 리세스 패턴(hb)이 형성된다. 이 경우에, 게이트 전극들(13,14)의 표면은 금속 실리사이드막(5)으로 이루어져 있는 반면 활성영역(9)의 상부는 층간절연막(12)으로 이루어져 있으므로, 상기 순차 식각공정에서 활성영역(9)의 상부가 과도 식각된다. 과도 식각에 의해 층간절연막(12)이 얇아지면 일정한 두께 마아진을 가지지 못하여, 공통 개구(ha)에 채워질 도 1d의 국부 상호연결층(16)이 활성영역(9)의 상부와 직접적으로 접촉되어 버리는 쇼트 현상이 발생할 수 있다.
도 2b를 참조하면, 상기 활성영역(11)의 일부(ℓ2) 즉, 제1 리세스 패턴(hb)을 노출시킨 패턴을 형성한 후, 상기 활성영역(11)의 표면이 드러나도록 상기 제1 리세스 패턴내의 층간절연막(12) 및 식각저지막(10)을 순차적으로 식각함에 있어 상기 활성영역(11)의 제2 리세스 패턴(hc)이 형성된다.
상기 도 2b의 결과물에 대하여 금속충진 공정 및 평탄화 공정이 진행되면 도 2c에서 보여지는 바와 같은 국부 상호연결층(16)이 얻어진다. 보다 구체적으로, 도2c에서, 상기 공통 개구(ha) 및 상기 활성영역의 개구(hd)에 국부 상호연결층(16)을 형성하기 위해 금속층을 전면적으로 도포한 후, 화학 기계적 연마(CMP)와 같은 평탄화 공정을 진행하면 게이트 전극간 및 활성영역간을 국부적으로 연결하는 국부 상호연결층(16)이 얻어진다.
도 2d를 참조하면, 상기 평탄화 공정에 의해서는 하드 마스크로 사용되었던 상기 질화실리콘/질산화실리콘막(15)이 완전히 제거되지 않기 때문에, 상기 국부 상호연결층(16)을 재차로 식각함으로써 잔존하는 질화실리콘/질산화실리콘막(15)은 비로서 제거된다. 이후에는 표면이 불균일하게 된 상기 국부 상호연결층(16)의 표면을 평탄화하는 공정이 또 다시 수행되어진다.
이와 같이, 종래의 기술에 의하면 질화실리콘/질산화실리콘막(15)의 증착 공정, 상기 질화실리콘/질산화실리콘막(15)의 제거를 위한 별도의 식각 공정 및 평탄화 공정이 더 필요하게 된다.
따라서, 상술한 종래의 기술들에 따른 국부 상호연결배선 형성방법은 다음과 같은 여러 가지 문제점을 가지고 있다.
첫째, 메모리 소자가 고집적화되면 될수록 일정한 면적내에서 형성해야 할 콘택수가 늘어난다. 이를 해결하기 위하여 게이트 전극간 및 활성영역간을 국부적으로 연결하는 국부 상호연결배선을 형성하는 데, 이 경우 과도 식각에 의해 층간절연막이 얇아지면 일정한 두께 마아진을 가지지 못하여, 게이트 전극들을 연결하는 국부 상호연결층과 활성영역의 상부간에 쇼트 현상이 발생할 확률이 높아진다.
둘째, 게이트 전극들의 국부 상호연결층과 활성영역간에 쇼트 현상이 발생하는 것을 방지하기 위하여 층간절연막의 식각공정에 앞서 질화실리콘/질산화실리콘막을 증착하여 마스크로 사용함으로써 식각 공정의 정밀도를 높인다. 하지만 하드 마스크 형성공정으로 말미암아 질화실리콘/질산화실리콘막 등으로 이루어진 상기 하드 마스크의 식각공정 및 국부 상호 연결층의 평탄화 공정이 별도로 더 필요하게 되므로 공정 스텝수가 많아진다. 이에 따라, 반도체 소자의 제조 코스트가 상승하게 되는 요인이 제공되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 소자에서의 국부 상호연결배선 구조 및 그에 따른 배선 형성방법을 제공함에 있다.
본 발명의 다른 목적은 활성영역 상부에 형성되는 층간 절연막의 두께 마아진을 충분히 보장할 수 있는 반도체 소자에서의 국부 상호연결배선 구조 및 그에 따른 배선 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 국부 상호연결층과 반도체 소자의 활성영역간의 접촉으로 인한 쇼트현상을 최소화 또는 원천적으로 방지할 수 있는 반도체 메모리에서의 국부 상호연결배선 구조 및 그에 따른 배선 형성방법을 제공함에 있다.
본 발명의 또 다른 목적도 층간 절연막상에 하드 마스크를 형성함이 없이도 상호 연결배선을 형성할 수 있는 방법을 제공함에 있다.
본 발명의 여전히 다른 목적은 상호연결 배선에 소요되는 공정 스텝수를 최소화 또는 감소시켜 반도체 소자의 제조 코스트를 저감시킬 수 있는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 소자의 제조 수율을 높이고 상호 연결배선의 퍼포먼스를 최적화할 수 있는 방법 및 그에 따른 구조를 제공함에 있다.
상기한 목적들 중 일부를 달성하기 위하여, 본 발명에 따른 국부 상호연결배선 방법은; 반도체 기판의 상부에 형성되고 절연막에 의해 덮여진 인접 게이트 전극들의 내측단부간의 길이보다는 길고 외측단부간의 길이보다는 같거나 짧은 사이즈를 갖는 제1 식각마스크 패턴을 상기 절연막의 상부에 형성한 후, 상기 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아 있도록 상기 제1 식각마스크 패턴에 노출된 절연막을 식각하여 리세스 패턴을 형성하는 단계; 상기 제1 식각마스크 패턴을 제거하는 단계; 상기 리세스 패턴내의 상기 절연막의 일부가 노출되도록 제2 식각마스크 패턴을 형성한 후, 식각을 진행하여 상기 게이트 전극들의 일부 표면을 노출시키는 개구들을 형성하는 단계; 상기 제2 식각마스크 패턴을 제거하는 단계; 및 상기 리세스 패턴 및 상기 개구들에 도전성 물질을 채워 상기 게이트 전극들이 서로 연결되도록 국부 상호연결층을 형성하는 단계; 를 포함함을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 국부 상호연결배선 의 형성방법은; 적어도 둘 이상의 모오스 트랜지스터가 형성된 반도체 기판 상에 식각저지막 및 절연막을 형성하는 단계; 상기 모오스 트랜지스터의 게이트 전극들의 일부를 독립적으로 노출시키는 제1 식각마스크 패턴을 상기 절연막 상부에 형성하는 단계; 상기 게이트 전극들의 일부 표면이 각기 드러나도록 상기 제1 식각마스크 패턴에 노출된 절연막 및 식각저지막을 순차적으로 식각하여 개구들을 형성하는 단계; 상기 제1 식각마스크 패턴을 제거하는 단계; 상기 개구들의 사이에 있는 일부절연막을 노출시키는 제 2 식각마스크 패턴을 형성하는 단계; 상기 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아있도록 상기 제2 식각마스크 패턴에 노출된 절연막을 일정 두께까지 식각하여 공통 리세스 패턴을 형성하는 단계; 상기 제2 식각마스크 패턴을 제거하는 단계; 및 상기 게이트 전극 상부에 형성된 개구들 및 상기 공통 리세스 패턴에 도전성 물질을 채워 상기 게이트 전극들을 서로 연결하는 국부 상호연결층을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 국부 상호연결배선 의 구조는; 반도체 메모리 장치의 메모리 셀을 구성하는 트랜지스터들의 게이트 전극들 사이를 상호 연결한 배선구조에 있어서, 상기 트랜지스터들을 덮는 절연막에 둘러쌓여 상기 게이트 전극들의 상부를 서로 연결하되, 상기 게이트 전극들 사이의 영역상부에서는 상기 게이트 전극들의 최대 높이 보다 높게 형성된 절연막에 의해 상기 게이트 전극들의 상부와는 단차를 가지면서 연결하는 리버스 U형 상호연결 배선층을 가짐을 특징으로 한다.
상기한 본 발명의 방법들에 따르면, 국부 상호연결층과 활성영역의 상부간에 쇼트 현상이 발생할 확률이 저감되고, 별도의 하드 마스크의 증착공정 및 그에 따른 제거 및 평탄화공정이 필요없어 공정 스텝수가 대폭적으로 감소된다.
도 1a 내지 도 1e는 종래 기술에 따른 국부 상호연결배선의 형성을 보인 공정 순서도들
도 2a 내지 도 2d는 또 다른 종래 기술에 따른 국부 상호연결배선의 형성을 보인 공정 순서도들
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 게이트 절연막
103 : 폴리실리콘막 104 : 게이트 패턴
105 : 금속 실리사이드층 106 : 저농도 소오스/드레인 영역
107 : 게이트 스페이서 108 : 고농도 소오스/드레인 영역
109 : 엘디디형 소오스/드레인 영역 110 : 식각저지막
112 : 층간절연막 113 : 게이트 전극
116 : 국부 상호연결층
이하에서는 첨부된 도면들을 위주로 하여 본 발명의 바람직한 실시예가 상세히 설명될 것이다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
먼저, 도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들이다. 또한, 도 4a 내지 도 4d는 본 발명의 제2 실시예를, 도 5a 내지 도 5b는 본 발명의 제3 실시예를, 도 6a 내지 도 6b는 본 발명의 제4 실시예를 보인 공정단면도들이다.
상기한 실시예들의 각각의 첫 번째 도면에서, 반도체 기판 상에 적어도 두 개 이상의 모오스 트랜지스터를 형성한 후, 층간절연막을 형성하기 까지의 공정들에 대한 설명은 전술한 도 1a에서 설명된 것과 동일 또는 유사하므로 본 발명의 요지를 모호(vague)하지 않도록 하기 위해 생략됨을 유의(note)하라.
이제, 도 3a를 참조하면, 화학 기계적 연마(CMP)등과 같은 평탄화 공정을 진행하여 이전의 공정에서 이미 형성된 산화막 계열의 층간절연막(112)을 평탄화한 후, 상기 게이트 전극들 사이를 연결하기 위한 국부 상호연결 배선의 사이즈가 되는 간격(L1)을 노출시키는 포토레지스트 패턴(201, 제1 식각마스크 패턴)이 상기 평탄화된 층간절연막(112)의 상부에 형성된다. 여기서, 상기 간격(L1)은 상기 게이트 전극들의 연결을 위하여 최소한 게이트 전극들의 내측단부간의 길이(a)보다는 길고, 최대한 외측단부간의 길이(b)보다는 같거나 짧은 사이즈를 갖는다. 상기 패턴(201)은, 반도체 기판(101)을 덮는 상기 층간절연막(112) 상에 감광막 예컨대 포토레지스트를 도포한 후 사진 공정을 진행함에 의해 형성된다. 여기서, 상기 평탄화 공정 이후, 상기 층간절연막 상에 질화실리콘(SiN)/질산화실리콘막(SiON)을 증착하는 공정은 종래의 기술과는 달리 본 실시예에서는 불필요하게 되는데, 이는 후술되는 공정에서 명확히 설명될 것이다.
도 3b를 참조하면, 상기 포토레지스트 패턴(201)을 식각 마스크로 이용하여 상기 패턴에 노출된 층간절연막(112)을 플라즈마 드라이 에칭공정 등과 같은 건식 식각공정으로 식각하여 상기 패턴(201)내에서 층간절연막(112)이 일정 두께(D)를 확보하게 되는 리세스 패턴(h1)이 형성된다. 상기 식각에 있어서, 국부 상호연결층(116)과 활성영역(109)간에 쇼트 현상이 발생하지 않도록 충분한 간극이 주어지게 식각 장비가 제어되어야 하며, 반도체 기판(101)의 활성영역과 대체로 수평이 되도록 식각하는 것이 바람직하다. 따라서, 적어도 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아있도록 식각되어야 하며, 1200 내지 1700 Å의 두께로 형성되는 것이 바람직하다. 이 후 상기 층간절연막(112) 상에 남아 있는 포토레지스터 패턴(201)이 에싱공정을 통해 제거되면, 도 3b의 결과물이 얻어진다.
도 3b 결과물을 통해 알 수 있는 바와 같이, 본 실시예에서는 상기 포토레지스트 패턴(201)내에서 층간절연막(112)이 일정 두께(D)를 확보하게 되는 리세스 패턴(h1)이 형성되기 때문에, 종래의 경우에 비해 식각 정밀도가 그다지 크리티컬 하지 않다. 그러므로, 게이트 전극들의 국부 상호연결층(116)과 활성영역(109)간에쇼트 현상이 발생하는 것을 방지하기 위해 질화실리콘/질산화실리콘막등과 같은 하드 마스크를 형성하는 공정은, 종래기술과는 달리, 본 실시예의 경우에는 생략되어 본 발명의 목적들 중 공정스텝수를 저감하는 목적이 바로 여기서 달성된다. 또한, 하드 마스크를 형성하지 않으므로, 후 공정에서 이를 제거하는 공정도 불필요하게 됨은 자명하다.
이제 도 3c를 참조하면, 상기 게이트 전극들(113,114)의 일부를 노출시키는 포토레지스트 패턴(202, 제2 식각마스크 패턴)이 형성된 것이 보여진다. 상기 패턴(202)은, 전면적으로 상기 층간절연막(112) 및 상기 리세스 패턴(h1)의 상부에 포토레지스트를 스피너설비에 의한 스핀코팅법으로 도포된 후, 상기 게이트 전극들의 일부가 노출되도록 하고 상기 게이트 전극들의 일부를 제외한 부분이 블록킹(blocking)되도록 하는 노광 마스크로서의 블록 레이어를 사용하는 포토리소그래피 공정에 의해 얻어진 것이다. 이어서, 상기 포토레지스터 패턴(202)를 식각 마스크로 이용하여 상기 패턴에 노출된 절연막을 건식 식각 방식으로 식각한 후, 상기 게이트 전극들의 일부 표면이 드러나도록 게이트 전극의 상단에 있는 식각저지막(110)을 순차적으로 식각하여 개구들(h2)이 형성된다. 상기 리세스 패턴(h1) 및 개구들(h2)은 함께 상기 게이트 전극들이 연결될 수 있도록 하는 공통 개구(h5)로 형성되며, 역(reverse) U형(shape)으로 형성된다. 이 후 남아있는 포토레지스트 패턴(202)은 에싱(ashing)공정으로 제거된다.
도 3d를 참조하면, 도 3c에서 패턴(202)을 제거한 후, 상기 리세스 패턴(h1) 및 개구들(h2)로 연결된 공통 개구(h5)에 질화실리콘(SiN) 계열의 절연막(117)을전면적으로 증착되고 게이트 전극의 일부 표면이 노출되도록 상기 절연막(117)이 식각된다. 이어서, 상기 공통 개구(h5)내에 금속막(118)이 도포된다. 여기서, 상기 금속막(118)은 티타늄(Ti), 질화티타늄(TiN)과 같은 티타늄 함유 물질로 형성되고, 티타늄(Ti)과 질화티타늄(TiN)의 순서로 형성되는 것이 바람직하다. 상기 티타늄막은 국부 상호연결층(116)과 게이트 전극이 직접적으로 접촉되는 경우의 접촉저항 보다 낮은 접촉 저항을 제공할 용도로 도포되고, 상기 질화티타늄막은 금속막의 용량을 향상시키기 위한 용도로 도포된다. 또한, 상기 공통 개구(h5)는 티타늄 함유 재질의 금속층으로 채워질 수 있다.
도 3e를 참조하면, 상기한 바와 같이 형성된 상기 공통 개구(h5)에 알루미늄(Al), 또는 텅스텐(W) 또는 그들의 합성층과 같은 도전성 물질을 채워(filling) 상기 게이트 전극들이 연결되도록 하는 국부 상호연결배선층인 금속층(116)이 마침내 형성되도록 한다. 이어서, 상기 금속층(116)을 형성한 후, 이를 화학 기계적 연마(CMP)와 같은 평탄화 공정을 진행하여 평탄화하면 도 3e의 결과물이 얻어진다.
결국, 상기한 제1 실시예에서는 하드 마스크를 형성하지 않았으므로, 이를 제거하는 공정도 생략되고 종래와 달리 씨엠피 공정도 재차로 진행할 필요가 없게 되어 반도체 소자의 제조코스트가 낮아지는 이점이 있다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들이다.
먼저, 도 4a를 참조하면, 화학 기계적 연마(CMP)등과 같은 평탄화 공정을 진행하여 이전의 공정에서 이미 형성된 산화막 계열의 층간절연막(112)을 평탄화한 후, 상기 게이트 전극들 사이를 연결하기 위한 국부 상호연결 배선의 사이즈가 되는 간격(L1) 및 상기 게이트 전극들의 외측단부에 있는 활성영역(111)의 일부(L3)를 독립적으로 노출시키는 포토레지스트 패턴(203, 제1 식각마스크 패턴)이 상기 평탄화된 층간절연막(112)의 상부에 형성된다. 여기서, 상기 간격(L1)은 상기 게이트 전극들의 연결을 위하여 최소한 게이트 전극들의 내측단부간의 길이(a)보다는 길고, 최대한 외측단부간의 길이(b)보다는 같거나 짧은 사이즈를 갖는다. 상기 패턴(203)은, 반도체 기판(101)을 덮는 상기 층간절연막(112) 상에 감광막 예컨대 포토레지스트를 도포한 후 사진 공정을 진행함에 의해 형성된다. 여기서, 상기 평탄화 공정 이후, 상기 층간절연막 상에 질화실리콘(SiN)/질산화실리콘막(SiON)을 증착하는 공정은 종래의 기술과는 달리 본 실시예에서도 불필요하게 된다.
이어서, 상기 포토레지스트 패턴(203)을 식각 마스크로 이용하여 상기 패턴에 노출된 층간절연막(112)을 플라즈마 드라이 에칭공정 등과 같은 건식 식각공정으로 식각하여 상기 패턴(203)내에서 층간절연막(112)이 일정 두께(D)를 확보하게 되는 상기 게이트 전극들의 제1 리세스 패턴(h1) 및 상기 활성영역 부위에 제2 리세스 패턴(h3)이 형성된다. 상기 식각에 있어서, 국부 상호연결층(116)과 활성영역(109)간에 쇼트 현상이 발생하지 않도록 충분한 간극이 주어지게 식각 장비가 제어되어야 하며, 반도체 기판(101)의 활성영역과 대체로 수평이 되도록 식각되는 것이 바람직하다. 따라서, 적어도 게이트 전극들의 최대 높이 보다 높게 상기절연막이 남아있도록 식각되어야 하며, 1200 내지 1700 Å의 두께로 형성되는 것이 바람직하다. 이 후 상기 층간절연막상에 남아 있는 포토레지스터 패턴(203)이 에싱공정을 통해 제거되면, 도 4a의 결과물이 얻어진다.
도 4b를 참조하면, 상기 제1 리세스 패턴(h1)내의 일부 영역 및 상기 활성영역(111)의 제2 리세스 패턴(h3)을 노출시키는 포토레지스트 패턴(204, 제2 식각마스크 패턴)이 형성된 것이 보여진다. 상기 패턴(204)은, 전면적으로 상기 층간절연막(112) 및 상기 제1 리세스 패턴(h1)의 상부에 포토레지스트를 스핀코팅법으로 도포된 후, 상기 제1 리세스 패턴(h1)내의 일부 영역 및 상기 활성영역의 제2 리세스 패턴(h3)이 노출되도록 하고 상기 제1 리세스 패턴(h1)내의 일부 영역 및 상기 활성영역의 제2 리세스 패턴(h3)을 제외한 부분이 블록킹되도록 하는 노광 마스크로서의 블록 레이어를 사용하는 포토리소그래피 공정에 의해 얻어진 것이다. 이어서, 상기 포토레지스터 패턴(204)를 식각 마스크로 이용하여 상기 패턴(204)에 노출된 절연막을 건식 식각 방식으로 식각한 후, 상기 게이트 전극들의 일부 표면 및 상기 활성영역의 일부(L3) 표면이 드러나도록 식각저지막(110)을 순차적으로 식각하여 상기 게이트 전극들의 제1 개구(h2) 및 상기 활성영역의 제2 개구(h4)가 동시에 형성된다. 상기 제1 리세스 패턴(h1) 및 제1 개구(h2)는 함께 상기 게이트 전극들이 연결될 수 있도록 하는 공통 개구(h5)로 형성되며, 리버스 U형으로 형성된다. 또한, 상기 제2 리세스 패턴(h3) 및 제2 개구(h4)는 상기 활성영역의 하나의 개구(h6)로 형성된다. 이 후 남아있는 포토레지스트 패턴(204)은 에싱공정으로 제거된다.
도 4c를 참조하면, 도 4b에서 패턴(202)을 제거한 후, 상기 공통 개구(h5) 및 상기 활성영역의 개구(h6)에 질화실리콘(SiN) 계열의 절연막(117)이 전면적으로 증착되고 상기 게이트 전극들(113,114)의 일부 표면 및 상기 활성영역의 일부(L3) 표면이 노출되도록 상기 절연막(117)이 식각된다. 이어서, 상기 공통 개구(h5) 및 상기 활성영역의 개구(h6)내에 금속막(118)이 도포된다. 여기서, 상기 금속막(118)은 티타늄(Ti), 질화티타늄(TiN)과 같은 티타늄 함유 물질로 형성되고, 티타늄(Ti)과 질화티타늄(TiN)의 순서로 형성되는 것이 바람직하다. 상기 티타늄막은 국부 상호연결층(116)과 게이트 전극이 직접적으로 접촉되는 경우의 접촉저항 보다 낮은 접촉 저항을 제공할 용도로 도포되고, 상기 질화티타늄막은 금속막의 용량을 향상시키기 위한 용도로 도포된다. 또한, 상기 공통 개구(h5) 및 상기 활성영역의 개구(h6)에 티타늄 함유 재질의 금속층으로 형성되는 것도 물론 가능하다.
도 4d를 참조하면, 상기한 바와 같이 형성된 상기 공통 개구(h5) 및 상기 활성영역의 개구(h6)에 알루미늄(Al), 또는 텅스텐(W) 또는 그들의 합성층과 같은 도전성 물질을 채워 상기 게이트 전극들이 연결되도록 하는 국부 상호연결배선층인 금속층(116)이 마침내 형성되도록 한다. 이어서, 상기 금속층(116)을 형성한 후, 이를 화학 기계적 연마(CMP)와 같은 평탄화 공정을 진행하여 평탄화하면 도 4d의 결과물이 얻어진다.
도 5a 내지 도 5b는 본 발명의 제3 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들이다.
먼저, 도 5a를 참조하면, 화학 기계적 연마(CMP)등과 같은 평탄화 공정을 진행하여 이전의 공정에서 이미 형성된 산화막 계열의 층간절연막(112)을 평탄화한 후, 상기 게이트 전극들의 일부를 독립적으로 노출시키는 포토레지스트 패턴(205, 제1 식각마스크 패턴)을 상기 평탄화된 층간절연막(112)의 상부에 형성된다. 이어서, 상기 포토레지스터 패턴(205)을 식각 마스크로 이용하여 상기 패턴에 노출된 절연막을 건식 식각 방식으로 식각한 후, 상기 게이트 전극들의 일부 표면이 드러나도록 식각저지막(110)을 순차적으로 식각하여 상기 게이트 전극들의 개구들(h7)이 형성된다. 여기서, 상기 평탄화 공정 이후, 상기 층간절연막 상에 질화실리콘(SiN)/질산화실리콘막(SiON)을 증착하는 공정은 종래의 기술과는 달리 본 실시예에서도 불필요하게 된다.
도 5b를 참조하면, 상기 절연막 중에서 상기 개구들(h7)의 간격(L2)을 노출시키는 포토레지스트 패턴(206, 제2 식각마스크 패턴)이 형성된 것이 보여진다. 상기 간격(L2)은 상기 개구들(h7)의 내측단부간의 길이에 해당하며, 상기 개구들의 사이에 있는 절연막이 포함되도록 형성된다. 상기 패턴(206)은, 전면적으로 상기 층간절연막(112) 및 상기 개구(h7)들의 상부에 포토레지스트를 스핀코팅법으로 도포된 후, 상기 개구(h7)들의 절연막(L2)이 노출되도록 하고 상기 개구(h7)들의 사이에 있는 절연막(L2)을 제외한 부분이 블록킹되도록 하는 노광 마스크로서의 블록 레이어를 사용하는 포토리소그래피 공정에 의해 얻어진 것이다. 여기서, 상기 포토레지스터를 증착하기에 앞서, 통상적으로 상기 절연막 상에 사진 공정의 해상도를 개선하기 위하여 반사방지막(ARC : anti-reflective coating, 미도시)이 증착될 수 있다. 이어서, 상기 포토레지스트 패턴(206)을 식각 마스크로 이용하여 상기 패턴에 노출된 층간절연막(112)을 플라즈마 드라이 에칭공정 등과 같은 건식 식각공정으로 식각하여 상기 패턴(206)내에서 층간절연막(112)이 일정 두께(D)를 확보하게 되는 상기 게이트 전극들의 공통 리세스 패턴이 형성되고, 상기 개구들(h7) 및 공통 리세스 패턴은 함께 상기 게이트 전극들이 연결될 수 있도록 하는 공통 개구(h8)로 형성된다. 상기 식각에 있어서, 국부 상호연결층(116)과 활성영역(109)간에 쇼트 현상이 발생하지 않도록 충분한 간극이 주어지게 식각 장비가 제어되어야 하며, 반도체 기판(101)의 활성영역과 대체로 수평이 되도록 식각되는 것이 바람직하다. 따라서, 적어도 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아있도록 식각되어야 하며, 1200 내지 1700 Å의 두께로 형성되는 것이 바람직하다. 이 후 상기 층간절연막상에 남아 있는 포토레지스터 패턴(206)이 에싱공정을 통해 제거된다.
도 5b의 결과물을 통해 알 수 있는 바와 같이, 상기의 실시예에서도 상기 포토레지스트 패턴(206)내에서 층간절연막(112)이 일정 두께(D)를 확보하게 되는 공통 개구(h8)가 형성되기 때문에, 종래의 경우에 비해 식각 정밀도가 그다지 크리티컬 하지 않다. 그러므로, 게이트 전극들의 국부 상호연결층(116)과 활성영역(109)간에 쇼트 현상이 발생하는 것을 방지하기 위해 질화실리콘/질산화실리콘막등과 같은 하드 마스크를 형성하는 공정은, 종래기술과는 달리, 본 실시예의 경우에도 생략된다. 또한, 하드 마스크를 형성하지 않으므로, 후 공정에서 이를 제거하는 공정도 불필요하게 된다.
결국, 상기한 실시예에서도 하드 마스크를 형성하지 않았으므로, 이를 제거하는 공정도 없고 종래와 달리 씨엠피 공정도 재차로 진행할 필요가 없게 되어 반도체 소자의 제조코스트가 낮아지는 이점이 있다.
도 5b의 이 후 공정은 도 4c 및 도 4d의 결과물을 형성하는 공정순서로 진행된다. 도 3d와 마찬가지로, 도 5b에서 패턴(206)을 제거한 후, 상기 개구들(h7) 및 공통 리세스 패턴으로 연결된 공통 개구(h8)에 질화실리콘(SiN) 계열의 절연막(117)이 전면적으로 증착되고 게이트 전극의 일부 표면이 노출되도록 상기 절연막(117)이 식각된다. 이어서, 공통 개구(h8)내에 금속막(118)이 도포되면, 도 3d와 같은 결과물이 완성된다.
도 5b의 공정 이후에 도 3d의 결과물을 얻고나서, 상기 공통 개구(h8)에 알루미늄(Al), 또는 텅스텐(W) 또는 그들의 합성층과 같은 도전성 물질을 채워 상기 게이트 전극들이 연결되도록 하는 국부 상호연결배선층인 금속층(116)이 마침내 형성되도록 한다. 이어서, 상기 금속층(116)을 형성한 후, 이를 화학 기계적 연마(CMP)와 같은 평탄화 공정을 진행하여 평탄화하면 도 3e의 결과물과 마찬가지의 결과물이 얻어진다.
도 6a 내지 도 6b는 본 발명의 제4 실시예에 따른 국부 상호연결배선의 형성을 순차적으로 보인 공정단면도들이다.
먼저, 도 6a를 참조하면, 화학 기계적 연마(CMP)등과 같은 평탄화 공정을 진행하여 이전의 공정에서 이미 형성된 산화막 계열의 층간절연막(112)을 평탄화한후, 상기 게이트 전극들(113,114)의 일부 및 상기 활성영역(109)의 일부(L3)를 독립적으로 노출시키는 포토레지스트 패턴(207, 제1 식각마스크 패턴)을 상기 평탄화된 층간절연막(112)의 상부에 형성된다. 이어서, 상기 포토레지스터 패턴(207)를 식각 마스크로 이용하여 상기 패턴에 노출된 절연막을 건식 식각 방식으로 식각한 후, 상기 게이트 전극들의 일부 표면 및 상기 활성영역의 일부 표면이 드러나도록 식각저지막(110)을 순차적으로 식각하여 상기 게이트 전극들의 개구들(h7) 및 상기 활성영역의 개구(h9)가 형성된다.
도 6b를 참조하면, 상기 절연막 중에서 상기 게이트 전극들의 상부에 형성된 개구들(h7)의 간격(L2) 및 상기 활성영역(109)의 개구(h9)를 노출시키는 포토레지스트 패턴(208, 제2 식각마스크 패턴)이 형성된 것이 보여진다. 상기 간격(L2)은 상기 개구들(h7)의 내측단부간의 길이에 해당하며, 상기 개구들의 사이에 있는 절연막이 포함되도록 형성된다. 상기 패턴(208)은, 전면적으로 상기 층간절연막(112) 및 상기 게이트 전극들의 개구들(h7)의 상부에 포토레지스트를 스핀코팅법으로 도포한 후, 상기 게이트 전극들 상부에 형성된 개구들의 사이에 있는 절연막(L2) 및 상기 활성영역의 개구(h9)가 노출되도록 하고 상기 개구(h7)들의 사이에 있는 절연막(L2) 및 상기 활성영역의 개구(h9)를 제외한 부분이 블록킹되도록 하는 노광 마스크로서의 블록 레이어를 사용하는 포토리소그래피 공정에 의해 얻어진 것이다. 마찬가지로, 여기서, 상기 포토레지스터를 증착하기에 앞서, 상기 절연막 상에 사진 공정의해상도를 개선하기 위하여 반사방지막이 증착될 수 있다. 이어서, 상기 포토레지스트 패턴(208)을 식각 마스크로 이용하여 상기 패턴에 노출된 층간절연막(112)을 플라즈마 드라이 에칭공정 등과 같은 건식 식각공정으로 식각하여 상기 패턴(208)내에서 층간절연막(112)이 일정 두께(D)를 확보하게 되는 상기 게이트 전극들의 공통 리세스 패턴이 형성되고, 상기 개구(h7)들 및 공통 리세스 패턴은 함께 상기 게이트 전극들이 연결될 수 있도록 하는 공통 개구(h8)로 형성된다. 상기 식각에 있어서, 국부 상호연결층(116)과 활성영역(109)간에 쇼트 현상이 발생하지 않도록 충분한 간극이 주어지게 식각 장비가 제어되어야 하며, 반도체 기판(101)의 활성영역과 대체로 수평이 되도록 식각되는 것이 바람직하다. 따라서, 적어도 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아있도록 식각되어야 하며, 1200 내지 1700 Å의 두께로 형성되는 것이 바람직하다. 이 후 상기 층간절연막상에 남아 있는 포토레지스터 패턴(208)이 에싱공정을 통해 제거된다.
도 6b의 이 후 공정은 도 4c 및 도 4d의 결과물을 형성하는 공정순서로 진행된다. 도 6b에서 패턴(208)을 제거한 후, 상기 공통 개구(h8) 및 상기 활성영역의 개구(h9)에 질화실리콘(SiN) 계열의 절연막(117)이 전면적으로 증착되고 상기 게이트 전극의 일부 표면 및 상기 활성영역의 일부(L3) 표면이 노출되도록 상기 절연막(117)이 식각된다. 이어서, 상기 공통 개구(h8) 및 상기 활성영역의 개구(h9)내에 금속막(118)이 도포되면, 도 4c와 같은 결과물이 완성된다.
도 6b의 공정 이후에 도 4c의 결과물을 얻고나서, 상기 공통 개구(h8) 및 상기 활성영역의 개구(h9)에 알루미늄(Al), 또는 텅스텐(W) 또는 그들의 합성층과 같은 도전성 물질을 채워 상기 게이트 전극들이 연결되도록 하는 국부 상호연결배선층인 금속층(116)이 마침내 형성되도록 한다. 이어서, 상기 금속층(116)을 형성한 후, 이를 화학 기계적 연마(CMP)와 같은 평탄화 공정을 진행하여 평탄화하면 도 4d의 결과물과 마찬가지의 결과물이 얻어진다.
상술한 바와 같이, 본 발명은 반도체 기판 상의 절연막에 국부 상호연결층과 활성영역간에 일정 간극을 갖도록 게이트 전극들의 공통 개구를 형성하여 국부 상호연결층과 활성영역간의 쇼트 현상을 최소화 또는 방지하는 효과를 갖는다.
또한, 본 발명에서는 국부 상호연결배선을 형성하는 공정들 중 불필요한 공정들이 생략됨에 의해 전체 공정수가 감소됨으로써 생산 비용 및 소자 불량이 현저히 개선되는 효과가 있다.
따라서, 반도체 소자의 제조수율이 개선되어 반도체 메이커의 제품 경쟁력이 향상되는 장점이 있다. 본 발명의 효과는 고집적화된 반도체 메모리 셀 트랜지스터간의 국부 연결배선에 더욱 더 탁월할 것이다.

Claims (21)

  1. 반도체 기판의 상부에 형성되고 절연막에 의해 덮여진 인접 게이트 전극들의 내측단부간의 길이보다는 길고 외측단부간의 길이보다는 같거나 짧은 사이즈를 갖는 제1 식각마스크 패턴을 상기 절연막의 상부에 형성한 후, 상기 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아 있도록 상기 제1 식각마스크 패턴에 노출된 절연막을 식각하여 리세스 패턴을 형성하는 단계와;
    상기 제1 식각마스크 패턴을 제거하는 단계와;
    상기 리세스 패턴내의 상기 절연막의 일부가 노출되도록 제2 식각마스크 패턴을 형성한 후, 식각을 진행하여 상기 게이트 전극들의 일부 표면을 노출시키는 개구들을 형성하는 단계와;
    상기 제2 식각마스크 패턴을 제거하는 단계와;
    상기 리세스 패턴 및 상기 개구들에 도전성 물질을 채워 상기 게이트 전극들이 서로 연결되도록 국부 상호연결층을 형성하는 단계; 를 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  2. 제 1항에 있어서, 상기 절연막은 실리콘질화막 및 실리콘산화막 재질의 이중막으로 이루어짐을 특징으로 하는 국부 상호연결배선 형성방법.
  3. 제 1항에 있어서, 상기 리세스 패턴에서 상기 절연막이 남아 있는 두께는 약 1200Å 내지 1600Å의 범위를 가짐을 특징으로 하는 국부 상호연결배선 형성방법.
  4. 제 1항에 있어서, 상기 국부 상호연결층은 텅스텐 재질로 형성됨을 특징으로 하는 국부 상호연결배선 형성방법.
  5. 제 1항에 있어서, 상기 리세스 패턴 및 개구들을 형성한 후에, 상기 리세스 패턴 및 개구들내에 또 다른 절연막을 증착한 후 상기 게이트 전극들의 상부표면이 노출되도록 식각하는 단계를 더 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  6. 제 5항에 있어서, 상기 또 다른 절연막은 실리콘 질화막 계열의 막임을 특징으로 하는 국부 상호연결배선 형성방법.
  7. 제 1항 또는 제 5항에 있어서, 상기 리세스 패턴 및 상기 개구들에 상기 도전성 물질이 채워지기 전에, 금속막을 형성하는 단계를 더 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  8. 제 7항에 있어서, 상기 금속막은 티타늄막과 질화티타늄막의 합성막으로 형성됨을 특징으로 하는 국부 상호연결배선 형성방법.
  9. 제 1항에 있어서, 상기 국부 상호연결층의 형성 후, 그 형성된 국부 상호연결층을 평탄화하는 단계를 더 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  10. 반도체 기판의 상부에 형성되고 절연막에 의해 덮여진 인접 게이트 전극들의 내측단부간의 길이보다는 길고 외측단부간의 길이보다는 같거나 짧은 사이즈를 노출시키며 상기 게이트 전극들의 외측단부에 있는 활성영역의 일부를 독립적으로 노출시키는 제1 식각마스크 패턴을 상기 절연막의 상부에 형성한 후, 상기 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아 있도록 상기 제1 식각마스크 패턴에 노출된 절연막을 식각하여 상기 게이트 전극들의 제1 리세스 패턴 및 상기 활성영역 부위에 제2 리세스 패턴을 형성하는 단계와;
    상기 제1 식각마스크 패턴을 제거하는 단계와;
    상기 제1 리세스 패턴내의 일부 영역 및 상기 제2 리세스 패턴을 노출시키는 제2 식각마스크 패턴을 형성한 후, 식각을 진행하여 상기 게이트 전극들의 일부 표면을 노출시키는 제1 개구 및 상기 활성영역의 일부 표면을 노출시키는 제2 개구를 형성하는 단계와;
    상기 제2 식각마스크 패턴을 제거하는 단계와;
    상기 제1, 2 리세스 패턴 및 제1, 2 개구에 도전성 물질을 채워 국부 상호연결층을 형성하는 단계; 를 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  11. 적어도 둘 이상의 모오스 트랜지스터가 형성된 반도체 기판 상에 식각저지막 및 절연막을 형성하는 단계;
    상기 모오스 트랜지스터의 게이트 전극들의 일부를 독립적으로 노출시키는 제1 식각마스크 패턴을 상기 절연막 상부에 형성하는 단계;
    상기 게이트 전극들의 일부 표면이 각기 드러나도록 상기 제1 식각마스크 패턴에 노출된 절연막 및 식각저지막을 순차적으로 식각하여 개구들을 형성하는 단계;
    상기 제1 식각마스크 패턴을 제거하는 단계;
    상기 개구들의 사이에 있는 일부절연막을 노출시키는 제2 식각마스크 패턴을 형성하는 단계;
    상기 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아있도록 상기 제2 식각마스크 패턴에 노출된 절연막을 일정 두께까지 식각하여 공통 리세스 패턴을 형성하는 단계;
    상기 제2 식각마스크 패턴을 제거하는 단계; 및
    상기 게이트 전극 상부에 형성된 개구들 및 상기 공통 리세스 패턴에 도전성 물질을 채워 상기 게이트 전극들을 서로 연결하는 국부 상호연결층을 형성하는 단계; 를 포함하는 것을 특징으로 하는 국부 상호연결배선 형성방법.
  12. 제 11항에 있어서, 상기 절연막은 실리콘질화막 및 실리콘산화막 재질의 이중막으로 이루어짐을 특징으로 하는 국부 상호연결배선 형성방법.
  13. 제 11항에 있어서, 상기 공통 리세스 패턴에서 상기 절연막이 남아 있는 두께는 약 1200Å 내지 1600Å의 범위를 가짐을 특징으로 하는 국부 상호연결배선 형성방법.
  14. 제 11항에 있어서, 상기 국부 상호연결층은 텅스텐 재질로 형성됨을 특징으로 하는 국부 상호연결배선 형성방법.
  15. 제 11항에 있어서, 상기 공통 리세스 패턴 및 개구들을 형성한 후에, 상기 공통 리세스 패턴 및 개구들내에 또 다른 절연막을 증착한 후 상기 게이트 전극들의 상부표면이 노출되도록 식각하는 단계를 더 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  16. 제 15항에 있어서, 상기 또 다른 절연막은 실리콘 질화막 계열의 막임을 특징으로 하는 국부 상호연결배선 형성방법.
  17. 제 11항 또는 제 15항에 있어서, 상기 도전성 물질이 채워지기 전에, 금속막을 형성하는 단계를 더 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  18. 제 17항에 있어서, 상기 금속막은 티타늄막과 질화티타늄막의 합성막으로 형성됨을 특징으로 하는 국부 상호연결배선 형성방법.
  19. 제 11항에 있어서, 상기 국부 상호연결층의 형성 후, 그 형성된 국부 상호연결층을 평탄화하는 단계를 더 포함함을 특징으로 하는 국부 상호연결배선 형성방법.
  20. 적어도 둘 이상의 모오스 트랜지스터가 형성된 반도체 기판 상에 식각저지막 및 절연막을 형성하는 단계;
    상기 모오스 트랜지스터의 게이트 전극들의 일부 및 상기 게이트 전극의 외측단부에 있는 활성영역의 일부를 독립적으로 노출시키는 제1 식각마스크 패턴을 상기 절연막 상부에 형성하는 단계;
    상기 게이트 전극들 및 상기 활성영역의 일부 표면이 각기 드러나도록 상기 제1 식각마스크 패턴에 노출된 절연막 및 식각저지막을 순차적으로 식각하여 개구들을 형성하는 단계;
    상기 제1 식각마스크 패턴을 제거하는 단계;
    상기 게이트 전극 상부에 형성된 개구들의 사이에 있는 일부절연막을 노출시키는 제2 식각마스크 패턴을 형성하는 단계;
    상기 게이트 전극들의 최대 높이 보다 높게 상기 절연막이 남아있도록 상기 제2 식각마스크 패턴에 노출된 절연막을 일정 두께까지 식각하여 공통 리세스 패턴을 형성하는 단계;
    상기 제2 식각마스크 패턴을 제거하는 단계; 및
    상기 게이트 전극들 상부에 형성된 개구, 공통 리세스 패턴 및 상기 활성영역 부위에 형성된 개구에 도전성 물질을 채워 국부 상호연결층을 형성하는 단계; 를 포함하는 것을 특징으로 하는 국부 상호연결배선 형성방법.
  21. 반도체 메모리 장치의 메모리 셀을 구성하는 트랜지스터들의 게이트 전극들 사이를 상호 연결한 배선구조에 있어서;
    상기 트랜지스터들을 덮는 절연막에 둘러쌓여 상기 게이트 전극들의 상부를 서로 연결하되, 상기 게이트 전극들 사이의 영역상부에서는 상기 게이트 전극들의 최대 높이 보다 높게 형성된 절연막에 의해 상기 게이트 전극들의 상부와는 단차를 가지면서 연결하는 리버스 U형 상호연결 배선층을 가짐을 특징으로 하는 국부 상호연결배선 구조.
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