KR100465940B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법을 제공한다. 이에 의하면, 반도체 기판 상에 다결정 실리콘층과 그 위의 실리사이드층을 갖는 게이트 전극을 형성시키고, 게이트 전극을 포함한 기판 상에 층간 절연막을 적층, 평탄화시키고, 게이트 전극의 실리사이드층의 콘택 부분을 노출시키기 위한 층간 절연막의 콘택홀을 형성시키고, 층간 절연막 상에 고융점 금속층의 접착 강화를 위한 장벽 금속층을 적층시키고 그 위에 고융점 금속층을 콘택홀을 완전히 메우도록 두껍게 적층시킨다. 그런 다음, 콘택홀의 저부에서 게이트전극의 실리사이드층에 접촉하는 장벽 금속층을 열처리 공정에 의해 실리사이드층으로 변형시킨다.

따라서, 본 발명은 금속 배선용 고융점 금속층을 실리사이드층에 의해 게이트 전극의 실리사이드층에 전기적으로 연결시키므로 고융점 금속 배선의 콘택 저항을 감소시키고 나아가 동작 속도와 같은 전기적 특성을 향상시킨다.

Description

반도체 소자의 금속 배선 형성 방법{Method For Forming Metal Lines Of Semiconductor Devices}

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 전극과 고융점 금속 배선의 콘택 저항을 저감시켜 전기적 특성을 향상시키도록 한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.

일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계룰이 미세화되면서 모스 트랜지스터의 소오스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 금속 배선의 선폭이 축소되면, 게이트 전극과 금속배선을 콘택시키거나 소오스/드레인과 금속 배선을 콘택시키기 위한 콘택홀의 사이즈도 함께 축소된다. 이렇게 되면, 게이트 전극과 금속 배선의 콘택 저항이 증가하므로 금속 배선의 저항이 증가하고 결국에는 반도체 소자의 동작 속도가 늦어진다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다.

이러한 요구를 해결하기 위한 방안의 하나로 콘택 저항을 저감시키기 위해 소오스/드레인 및 게이트 전극에 비저항이 낮은 실리사이드(Silicide)를 형성시키는 기술이 개발되었다. 실리사이드의 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과, 상기 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.

살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층시킨 후 열처리시키면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 변형되고 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 실리사이드만 남기기 위해 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다. 살리사이드 공정이 모스 트랜지스터 또는 비메모리 소자의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었다.

한편, 금속 배선으로는 구리(Cu)가 일부 함유된 알루미늄(Al) 층이 널리 사용되었으나, 최근에는 고융점 금속층, 예를 들어 텅스텐(W) 층도 사용되고 있다. 텅스텐층과 게이트전극의 콘택 저항을 저감시키기 위해 Ti/TiN층과 같은 장벽 금속층이 이들 사이에 배치된다.

종래의 반도체 소자는 도 1에 도시된 바와 같이 구성된다. 즉, 도 1에서, 반도체 기판(10)의 액티브 영역 상에 트랜지스터의 게이트 절연막(20)이 열산화 공정에 의해 성장되고, 게이트 절연막(20)의 일부분 상에 게이트 전극을 위한 비정질의 다결정 실리콘층(30)의 패턴이 형성되고, 다결정 실리콘층(30)의 좌, 우 양측벽에 스페이서(40)가 형성되고, 다결정 실리콘층(30) 상에 실리사이드층(50)이 형성된다. 층간 절연막(60)이 상기 게이트 전극을 포함한 반도체 기판(10)의 전면 상에 적층된 후 평탄화되고, 실리사이드층(50)의 콘택 부분을 노출시키기 위한 콘택홀(65)이 층간 절연막(60)의 일부분을 관통하여 형성되고, 장벽 금속층(70)이 콘택홀(65)의 노출된 실리사이드층(50)을 포함한 층간 절연막(60)의 표면 상에 적층되고, 고융점 금속층(80)이 콘택홀(65)을 완전히 메우며 장벽 금속층(70) 상에 적층되며 금속 배선의 패턴으로 형성된다.

여기서, 층간 절연막(60)은 하층의 BPSG(Boro-Phospho Silicate Glass) 층(61)과 상층의 TEOS(Tetra-Ethyl-Ortho-Silicate) 층(63)을 포함한다. 고융점 금속층(80)은 텅스텐(W)층으로 이루어지나 그 외의 통상적인 고융점 금속층이 사용될 수 있다. 한편, 설명의 편의상, 도면에 도시하지 않았으나 상기 게이트 전극에 자기 정합된 소오스/드레인이 반도체 기판(10)의 액티브 영역에 형성됨은 자명한 사실이다.

이와 같이 구성되는 종래의 반도체 소자의 경우, 실리사이드층(50), 예를 들어 티타늄(Ti) 실리사이드층을 형성시키기 위해 다결정 실리콘층(30) 및 상기 소오스/드레인(도시 안됨)을 포함한 반도체 기판(10)의 전면 상에 티타늄층을 적층시킨 후 700℃의 온도에서 1차 열처리 공정으로 처리시킨다. 이때, 다결정 실리콘층(30)과 소오스/드레인(도시 안됨)의 표면 상에만 티타늄 실리사이드층이 일차적으로 형성되고, 그 외의 부분 상에는 티타늄층이 실리사이드화 반응을 하지 못한 채 그대로 존재한다. 이후, 남은 미반응 티타늄층을 습식 식각에 의해 제거시키고 상기 티타늄 실리사이드층을 800℃의 온도에서 2차 열처리 공정으로 처리시킨다. 따라서, 최종적인 티타늄 실리사이드층(50)이 만들어진다.

그런데, 종래에는 텅스텐층(80)과 층간 절연막(60)의 접착성을 높여주기 위해 장벽 금속층(70), 예를 들어 티타늄/티타늄 나이트라이드(Ti/TiN) 층이 텅스텐층(80)의 적층 이전에 층간 절연막(60)에 적층된다. 그러나, 장벽 금속층(70)이 층간 절연막(60)의 표면 뿐만 아니라 콘택홀(65) 내의 실리사이드층(50) 상에도 적층되므로 장벽 금속층(70)이 콘택홀(65)에서 실리사이드층(50)과 텅스텐층(80) 사이에 개재하여 위치한다. 이는 금속 배선의 콘택 저항을 증가시키고 나아가 반도체 소자의 동작 속도 등의 전기적 특성을 악화시킨다.

따라서, 본 발명의 목적은 고융점 금속 배선의 콘택 저항을 저감시켜 반도체 소자의 전기적 특성을 향상시키도록 한 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.

도 1은 종래의 반도체 소자의 고융점 금속 배선의 콘택을 나타낸 단면 구조도.

도 2 내지 도 5는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 단면 공정도.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선 형성 방법은

반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키는 단계; 상기 게이트 절연막의 일부 영역 상에 실리사이드층을 갖는 게이트 전극을 형성시키는 단계; 상기 게이트 전극을 포함한 반도체 기판 상에 층간 절연막을 형성시킨 후 상기 실리사이드층의 콘택 부분을 노출시키는 콘택홀을 형성시키는 단계; 상기 실리사이드층의 콘택 부분을 포함한 상기 층간 절연막 상에 장벽 금속층을 적층시키는 단계; 상기 콘택홀을 메우도록 상기 장벽 금속층 상에 금속 배선용 고융점 금속층을 적층시키는 단계; 및 상기 실리사이드층의 콘택 부분 상의 장벽 금속층을 열처리 공정에 의해 실리사이드화시키는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 장벽 금속층을 하나의 열처리 장치에서 1, 2 차 열처리를 연속적으로 처리시킬 수가 있다.

바람직하게는, 상기 장벽 금속층을 700~720℃의 온도로 1차 열처리시키고, 800~825℃의 온도로 2차 열처리시킬 수가 있다.

바람직하게는, 상기 장벽 금속층을 열처리시켜 티타늄 실리사이드층으로 변형시킬 수가 있다.

이하, 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 첨부된 도면을참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.

도 2 내지 도 5는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 단면 공정도이다.

도 2를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(20), 예를 들어 산화막을 열산화 공정에 의해 성장시킨다. 설명의 편의상, 도면에 도시되지 않았으나 반도체 기판(10)의 액티브 영역을 구분하기 위해 반도체 기판(10)의 필드 영역에 통상의 공정에 의해 아이솔레이션층을 미리 형성시킴은 자명한 사실이다.

이어, 게이트 절연막(20) 상에 게이트 전극을 위한 도전층, 예를 들어 다결정 실리콘층(30)을 적층시키고, 사진 식각 공정을 이용하여 게이트 전극을 위한 부분의 게이트 절연막(20) 상에 게이트 전극을 위한 비정질의 다결정 실리콘층(30)의 패턴을 형성시킨다. 여기서, 다결정 실리콘층(30)을 적층시키면서 원하는 타입의 불순물로 고농도로 도핑시키거나, 다결정 실리콘층(30)의 적층 후에 원하는 타입의 불순물을 고농도로 이온 주입하는 것도 가능하다.

그런 다음, 다결정 실리콘층(30)의 패턴을 포함한 반도체 기판(10)의 전면에 게이트 절연막(20)과의 식각 선택비가 큰 재질, 예를 들어 질화막을 적층시키고, 상기 질화막을 이방성 식각 특성을 갖는 에치백 공정에 의해 다결정 실리콘층(30)의 표면이 노출될 때까지 식각시킴으로써 다결정 실리콘층(30)의 좌,우 양측벽에 상기 질화막의 스페이서(40)를 형성한다. 물론, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 소오스/드레인의 표면도 함께 노출시키는 것도 가능하다.

이어, 다결정 실리콘층(30)을 포함한 반도체 기판(10)의 전면에 예를 들어 티타늄 실리사이드층을 위한 티타늄층을 적층시키고 이를 1차 열처리시킨다. 이때, 다결정 실리콘층(30) 상의 티타늄층이 실리사이드 반응을 일으켜 티타늄 실리사이드층과 같은 실리사이드층(50)으로 변형되고, 그 외의 나머지 영역 상의 티타늄층은 실리사이드 반응을 일으키지 않고 그대로 존재한다. 그런 다음, 미반응 상태의 티타늄층을 암모니아를 이용한 습식 식각 공정에 의해 제거시킨다. 그리고 나서, 실리사이드층(50)을 2차 열처리시킴으로써 완전한 실리사이드층으로 변형시킨다.

도 3을 참조하면, 실리사이드층(50)의 형성이 완료되고 나면, 실리사이드층(50)을 포함한 반도체 기판(10)의 전면에 층간 절연막(60)을 적층시킨다. 이어서, 화학 기계 연마(Chemical Mechanical Polishing) 공정을 이용하여 층간 절연막(60)의 상부면을 평탄화시킨다. 이는 미세한 콘택홀(65)의 패턴을 형성하기 위한 사진공정을 용이하도록 하기 위함이다.

여기서, 층간 절연막(60)이 하층의 BPSG층(61)과 상층의 TEOS층(63)을 포함하는 것으로 도시되어 있으나, 하층의 BPSG층(61)과 상층의 TEOS층(63)에 추가하여 또 다른 절연층을 포함하는 것도 가능하다.

이어, 사진 식각 공정을 이용하여 실리사이드층(50)의 콘택 부분을 노출시키는 위한 층간 절연막(60)의 영역을 선택적으로 식각시킴으로써 실리사이드층(50)의 콘택 부분을 노출시키는 콘택홀(65)을 형성시킨다.

도 4를 참조하면, 콘택홀(65)의 형성이 완료되면, 스퍼터링 공정을 이용하여 실리사이드층(50)의 노출된 콘택 부분을 포함한 층간 절연막(60)의 표면에 장벽 금속층(70), 예를 들어 Ti/TiN층을 250~350Å의 두께로 적층시킨다. 이어, 화학 기상 증착 공정을 이용하여 텅스텐층과 같은 고융점 금속층(80)을 콘택홀(65)을 완전히 메울 수 있을 정도의 두꺼운 두께, 예를 들어 250~350Å의 두께로 적층시킨다.

여기서, 장벽 금속층(70)을 고융점 금속층(80)과 층간 절연막(60) 사이에 개재시키는 것은 고융점 금속층(80)이 층간 절연막(60) 상에 직접 적층시킬 때 고융점 금속층(80)과 층간 절연막(60)의 접착성이 약화되는 것을 억제시켜주기 위함이다. 한편, 고융점 금속층(80)으로는 텅스텐(W)층 이외에 통상적인 고융점 금속층을 사용하는 것도 가능하다.

도 5를 참조하면, 고융점 금속층(80)의 적층이 완료되면, 열처리 공정을 이용하여 실리사이드층(50)과 콘택하는 부분의 장벽 금속층(70)을 열처리시켜 실리사이드층(90)으로 변형시켜준다. 이를 좀 더 상세히 언급하면, 도 6에 도시된 바와 같이, 예를 들어 급속 열처리 장치(도시 안됨)에서 반도체 기판(10)을 700~720℃의 온도로 정해진 시간, 예를 들어 한국 특허출원번호 10-1997-79370(출원일자: 1997년 12월 30일)에 공지된 바와 같은 수십초의 시간동안 1차 열처리시키고, 시간적인 지연없이 연이어 800~825℃의 온도로 정해진 시간, 예를 들어 한국 특허출원번호 10-1997-79370(출원일자: 1997년 12월 30일)에 공지된 바와 같은 수십초의 시간동안 2차 열처리시킨다.

따라서, 콘택홀(65)의 저부에 위치한, 실리사이드층(50)과 콘택하는 부분의 장벽 금속층(70)이 완전히 실리사이드층(90)으로 변형되고, 나머지 부분의 장벽 금속층(70)은 그대로 존재한다. 그 결과, 콘택홀(65)에서 고융점 금속층(80)과 실리사이드층(50)의 사이에는 장벽 금속층(70)이 개재하지 않고, 고융점 금속층(80)이 실리사이드층(90)을 거쳐 실리사이드층(50)에 전기적으로 연결된다.

이후, 통상적인 사진 식각공정을 이용하여 층간 절연막(60) 상의 고융점 금속층(80)과 장벽 금속층(70)을 정해진 금속 배선의 패턴으로 형성시킴으로써 본 발명의 금속 배선 형성 공정을 완료시킨다.

따라서, 본 발명은 고융점 금속층의 접착성을 강화시켜주기 위한 장벽 금속층중 콘택홀의 저부에서 게이트전극의 실리사이드층에 접촉하는 부분만을 실리사이드층으로 변형시키고 나머지 부분을 그대로 유지시킨다. 그 결과, 금속 배선의 고융점 금속층이 실리사이드층에 의해서만 게이트 전극의 실리사이드층에 전기적으로 연결된다. 이는 고융점 금속 배선의 콘택 저항을 감소시키고 나아가 동작 속도와 같은 전기적 특성을 향상시킨다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상에 다결정 실리콘층과 그 위의 실리사이드층을 갖는 게이트 전극을 형성시키고, 게이트 전극을 포함한 기판 상에 층간 절연막을 적층, 평탄화시키고, 게이트 전극의 실리사이드층의 콘택 부분을 노출시키기 위한 층간 절연막의 콘택홀을 형성시키고, 층간 절연막 상에 고융점 금속층의 접착 강화를 위한 장벽 금속층을 적층시키고 그 위에 고융점 금속층을 콘택홀을 완전히 메우도록 두껍게 적층시킨다. 그런 다음, 콘택홀의 저부에서 게이트전극의 실리사이드층에 접촉하는 장벽 금속층을 열처리 공정에 의해 실리사이드층으로 변형시킨다.

따라서, 본 발명은 금속 배선용 고융점 금속층을 실리사이드층에 의해 게이트 전극의 실리사이드층에 전기적으로 연결시키므로 고융점 금속 배선의 콘택 저항을 감소시키고 나아가 동작 속도와 같은 전기적 특성을 향상시킨다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (4)

1. 반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키는 단계;

   상기 게이트 절연막의 일부 영역 상에 실리사이드층을 갖는 게이트 전극을 형성시키는 단계;

   상기 게이트 전극을 포함한 반도체 기판 상에 층간 절연막을 형성시킨 후 상기 실리사이드층의 콘택 부분을 노출시키는 콘택홀을 형성시키는 단계;

   상기 실리사이드층의 콘택 부분을 포함한 상기 층간 절연막 상에 장벽 금속층을 적층시키는 단계;

   상기 콘택홀을 메우도록 상기 장벽 금속층 상에 금속 배선용 고융점 금속층을 적층시키는 단계; 및

   상기 실리사이드층의 콘택 부분 상의 장벽 금속층을 열처리 공정에 의해 실리사이드화시키는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
2. 제 1 항에 있어서, 상기 장벽 금속층을 하나의 열처리 장치에서 1, 2 차 열처리를 연속적으로 처리시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
3. 제 2 항에 있어서, 상기 장벽 금속층을 700~720℃의 온도로 1차 열처리시키고, 800~825℃의 온도로 2차 열처리시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
4. 제 1 항에 있어서, 상기 장벽 금속층을 열처리시켜 티타늄 실리사이드층으로 변형시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.