JP3209064B2 - 電界効果型半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果型半導体
装置及びその製造方法に関する。

【０００２】

【従来の技術】電界効果型半導体装置を微細化するため
には拡散領域を浅くして短チャネル効果を抑制する必要
がある。然るに、拡散領域を浅くするとシート抵抗が高
くなり、電界効果型半導体装置の動作の高速化が困難に
なる。そこで、拡散領域の表面を自己整合的にシリサイ
ド化した電界効果型半導体装置が検討されている。

【０００３】図３３に示す２入力ＮＡＮＤゲート等を構
成するためのＭＯＳトランジスタの製造方法の第１の従
来例を、図２９〜図３２に示す。この第１の従来例にお
いては、シリコン半導体基板２１０に、ＬＯＣＯＳ法等
によってＳｉＯ₂から成る素子分離領域２１１を形成す
る。そして、この素子分離領域２１１で囲まれた活性領
域形成予定領域の表面にＳｉＯ₂から成るゲート酸化膜
２１２を形成する。その後、多結晶シリコン層２１３及
びタングステンシリサイド層２１４から成るタングステ
ンポリサイド層を全面に形成し、このタングステンポリ
サイド層上にＣＶＤ法にてＳｉＯ₂から成る絶縁膜２１
７（オフセット絶縁膜とも呼ばれる）を堆積させる。次
に、絶縁膜２１７及びタングステンポリサイド層をパタ
ーニングして、タングステンポリサイド層から成るゲー
ト電極２１５を形成する（図２９の（Ａ）参照）。次い
で、絶縁膜２１７及び素子分離領域２１１をマスクとし
て、半導体基板２１０に不純物をイオン注入し、低濃度
の拡散領域２１８を形成する（図２９の（Ｂ）参照）。

【０００４】次に、図３０の（Ａ）に示すように、Ｓｉ
Ｏ₂から成る所謂ゲートサイドウオール２１９をゲート
電極２１５及び絶縁膜２１７の側面に形成する。その
後、チタン（Ｔｉ）やコバルト（Ｃｏ）等から成る金属
膜２４０を全面に堆積させ、この金属膜２４０を介して
半導体基板２１０に不純物をイオン注入して、高濃度の
拡散領域２２１を形成する（図３０の（Ｂ）参照）。

【０００５】次に、図３１の（Ａ）に示すように、アニ
ール処理を行い、イオン注入された不純物を活性化させ
ると共に、金属膜２４０と半導体基板２１０を構成する
シリコンとを反応させてチタンシリサイド又はコバルト
シリサイド等から成るシリサイド膜２４１を高濃度の拡
散領域２２１の表面に自己整合的に形成する。その後、
絶縁膜２１７上、ゲートサイドウオール２１９上及び素
子分離領域２１１上の未反応の金属膜２４０を除去する
（図３１の（Ｂ）参照）。

【０００６】次に、図３２に示すように、平坦な層間絶
縁層２３０を形成し、シリサイド膜２４１に達する開口
部２３１をＲＩＥ法にて層間絶縁層２３０に設ける。そ
して、ＴｉＮ層／Ｔｉ層２３２と、タングステンから成
るコンタクトプラグ２３３で開口部２３１を埋める。そ
の後、アルミニウム系合金から成る配線２３４を形成
し、更に公知の工程を実行して、ＭＯＳトランジスタを
完成させる。

【０００７】あるいは又、図３３に示した２入力ＮＡＮ
Ｄゲート等を構成するためのＭＯＳトランジスタの製造
方法の第２の従来例を、図３４〜図３５に示す。この第
２の従来例においては、多結晶シリコン層２１３をゲー
ト電極を形成するためにパターニングする。第１の従来
例と異なり、絶縁膜（オフセット絶縁膜）は形成しな
い。その後、第１の従来例と同様に、パターニングされ
た多結晶シリコン層２１３及び素子分離領域２１１をマ
スクとして、半導体基板２１０に不純物をイオン注入
し、低濃度の拡散領域２１８を形成する。次に、ＳｉＯ
₂から成るゲートサイドウオール２１９をパターニング
された多結晶シリコン層２１３の側面に形成する（図３
４の（Ａ）参照）。

【０００８】その後、ＴｉやＣｏ等から成る金属膜２４
０を全面に堆積させ、この金属膜２４０を介して半導体
基板２１０に不純物をイオン注入して、高濃度の拡散領
域２２１を形成する（図３４の（Ｂ）参照）。

【０００９】次に、図３５の（Ａ）に示すように、アニ
ール処理を行い、イオン注入された不純物を活性化させ
ると共に、金属膜２４０と半導体基板２１０を構成する
シリコンとを反応させてチタンシリサイド又はコバルト
シリサイド等から成るシリサイド膜２４１を高濃度の拡
散領域２２１の表面に自己整合的に形成する。多結晶シ
リコン層２１３上の金属膜２４０もシリコンと反応し、
多結晶シリコン層２１３の上部にはシリサイド膜２４１
Ａが形成され、これによって、多結晶シリコン層２１３
及びシリサイド膜２４１Ａの２層構造のゲート電極が形
成される。その後、ゲートサイドウオール２１９上及び
素子分離領域２１１上の未反応の金属膜２４０を除去す
る（図３５の（Ｂ）参照）。次いで、第１の従来例と同
様の方法で、ＭＯＳトランジスタを完成させる。

【００１０】

【発明が解決しようとする課題】ところが、第１の従来
例では、シリサイド膜２４１を形成するために半導体基
板２１０を構成するシリコンと金属膜２４０とを直接、
反応させているため、半導体基板２１０に大きな応力が
加わる。しかも、アロイスパイクによる接合リークが拡
散領域２１８，２２１で生じる可能性が高く、電界効果
型半導体装置の信頼性が低下するという問題がある。

【００１１】また、例えばＢＰＳＧから成る層間絶縁層
２３０のリフロー処理のために８５０゜Ｃ以上の温度の
熱処理を行うと、シリサイド膜２４１において結晶粒が
成長し、結晶粒同士が分離して拡散領域２２１のシート
抵抗が上昇するという問題がある。従って、ＢＰＳＧか
ら成る層間絶縁層２３０のリフロー処理といった簡便な
方法では平坦な層間絶縁層２３０を得ることが困難であ
り、層間絶縁層２３０を他の方法で平坦化処理をせざる
を得ず、電界効果型半導体装置の製造コストの上昇を招
くという問題もある。

【００１２】更に、開口部２３１の形成時、シリサイド
膜２４１から位置ずれした状態で開口部２３１が形成さ
れた場合、ＬＯＣＯＳ構造を有する素子分離領域２１１
のバーズビークをエッチングする可能性が高い。このた
め、コンタクト補償イオン注入を行う必要があり、それ
に伴ってＣＭＯＳトランジスタではリソグラフィ工程も
必要となり、製造工程が増加し、電界効果型半導体装置
の製造コストの上昇を招くという問題もある。

【００１３】また、第２の従来例では、シリサイド膜２
４１Ａを形成するために多結晶シリコン層２１３を構成
するシリコンと金属膜２４０とを直接、反応させている
ため、ゲート酸化膜２１２に大きな応力が加わる。その
結果、ゲート酸化膜２１２が劣化し、電界効果型半導体
装置の信頼性が低下するという問題がある。

【００１４】更には、ゲート電極のパターニング及び開
口部の形成は別のリソグラフィ工程を必要とするので、
フォトマスクの合わせずれや線幅ばらつきを考慮する
と、ゲート電極と開口部は一定の距離を離す必要があ
り、電界効果型半導体装置の集積化の妨げとなってい
る。

【００１５】電界効果型半導体装置の一種に、デュアル
ゲート型ＭＯＳトランジスタがある。このデュアルゲー
ト型ＭＯＳトランジスタは、図３６に模式的な一部断面
図を示すように、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタから構成され、Ｎ型ＭＯＳトランジスタ
は、表面チャネル構造を有するＮ型チャネルと、ゲート
電極から成る。そして、ゲート電極は、Ｎ型不純物がド
ーピングされた多結晶シリコン層と、シリサイド層の２
層構造を有する。一方、Ｐ型ＭＯＳトランジスタは、表
面チャネル構造を有するＰ型チャネルと、ゲート電極か
ら成る。そして、ゲート電極は、Ｐ型不純物がドーピン
グされた多結晶シリコン層と、シリサイド層の２層構造
を有する。

【００１６】従来のデュアルゲート型ＭＯＳトランジス
タの製造方法においては、図３６に示した構造を作製し
た後、拡散領域の形成、あるいは又、層間絶縁層のリフ
ロー処理といった熱処理が行われる。然るに、かかる熱
処理の結果、ゲート電極を構成する多結晶シリコン層中
の不純物がシリサイド層を介して相互拡散し、各トラン
ジスタのゲート電極における多結晶シリコン層中の不純
物濃度の低下が生じ、例えば閾値電圧の変動といったト
ランジスタの特性が変化するという問題が生じる。

【００１７】従って、本発明の第１の目的は、低いシー
ト抵抗を有し、高速動作が可能であり、高い集積度を得
ることができ、しかも高い信頼性を有し、製造工程が左
程増加することがない電界効果型半導体装置及びその製
造方法を提供することにある。

【００１８】更に、本発明の第２の目的は、上記第１の
目的に加え、半導体基板に形成された拡散領域と配線と
の間で電気的な接続を得るために、拡散領域上に自己整
合的に導電層が形成された電界効果型半導体装置及びそ
の製造方法を提供することにある。

【００１９】更に、本発明の第３の目的は、電界効果型
半導体装置の一種であるデュアルゲート型ＭＯＳトラン
ジスタにおいて、ゲート電極を構成する多結晶シリコン
層中の不純物がシリサイド層を介して相互拡散し、各ト
ランジスタのゲート電極における多結晶シリコン層中の
不純物濃度の低下が生じ、トランジスタの特性が変化す
るという問題を解決し得る電界効果型半導体装置及びそ
の製造方法を提供することにある。

【００２０】

【課題を解決するための手段】上記の第１及び第２の目
的を達成するための本発明の電界効果型半導体装置は、
活性領域と素子分離領域から成り、活性領域には拡散領
域とチャネル領域とゲート電極とが形成された電界効果
型半導体装置であって、（イ）素子分離領域上に形成さ
れ、該ゲート電極と略平行に延びるダミーパターンと、
（ロ）該ゲート電極及び該ダミーパターンの側面に設け
られた、絶縁材料から成るサイドウオールと、（ハ）ゲ
ート電極の側面に設けられた該サイドウオールとダミー
パターンの側面に設けられた該サイドウオールとの間に
形成され、前記拡散領域が底部に露出した凹部と、
（ニ）該凹部内に形成された導電層、から成ることを特
徴とする。ここで、略平行とは、厳密に平行である必要
はないとの意味である。

【００２１】本発明の電界効果型半導体装置において
は、ゲート電極から延在する素子分離領域上の導電体パ
ターンと、該導電体パターンと略平行に延びるダミーパ
ターンとの間、及び／又は、ゲート電極から延在する素
子分離領域上の導電体パターンとそれに隣接する導電体
パターンとの間、及び／又は、素子分離領域上のダミー
パターンとそれに隣接するダミーパターンとの間は、そ
れらの側面に設けられたサイドウオールによって埋めら
れていることが好ましい。

【００２２】本発明の電界効果型半導体装置において
は、導電層を金属材料から構成することができ、あるい
は又、導電層を、不純物がドーピングされた半導体材料
から成る下層及び金属材料から成る上層から構成するこ
とができる。

【００２３】本発明の電界効果型半導体装置の一態様に
おいては、更に上記の第３の目的を達成するために、ゲ
ート電極は、不純物がドーピングされた多結晶シリコン
層、及びその上に堆積された導電層から成り、凹部に形
成された導電層とゲート電極を構成する導電層とはサイ
ドウオールによって分離されている。この場合、導電層
を金属材料から構成することができ、あるいは又、導電
層を、不純物がドーピングされた半導体材料から成る下
層及び金属材料から成る上層から構成することができ
る。

【００２４】本発明の電界効果型半導体装置において
は、ダミーパターンを、他の電界効果型半導体装置を構
成する活性領域に設けられたゲート電極から延在する導
電体パターンとすることができる。即ち、ダミーパター
ンは、所謂ワード線に相当する。

【００２５】本発明の電界効果型半導体装置の別の態様
においては、サイドウオールと導電層との間に絶縁層を
形成することができる。この場合、ゲート電極から延在
する素子分離領域上の導電体パターンと、該導電体パタ
ーンと略平行に延びるダミーパターンとの間、及び／又
は、ゲート電極から延在する素子分離領域上の導電体パ
ターンとそれに隣接する導電体パターンとの間、及び／
又は、素子分離領域上のダミーパターンとそれに隣接す
るダミーパターンとの間は、それらの側面に設けられた
サイドウオール及び絶縁層によって埋められていること
が好ましい。この場合、更に上記の第３の目的を達成す
るために、ゲート電極及び導電体パターンは、不純物が
ドーピングされた多結晶シリコン層、及びその上に堆積
された導電層から成り、凹部を埋める導電層とゲート電
極を構成する導電層とはサイドウオールによって分離さ
れていることが望ましい。導電層を、金属材料から構成
し、あるいは又、不純物がドーピングされた半導体材料
から成る下層及び金属材料から成る上層から構成するこ
とができる。

【００２６】上記の第１及び第２の目的を達成するため
の本発明の第１の態様に係る電界効果型半導体装置の作
製方法は、（イ）半導体基板に、素子分離領域、及び該
素子分離領域で囲まれた活性領域形成予定領域を形成す
る工程と、（ロ）ゲート電極を活性領域形成予定領域上
に形成し、該ゲート電極と略平行に延びるダミーパター
ンを素子分離領域上に形成する工程と、（ハ）該ゲート
電極及び該ダミーパターンの側面に、絶縁材料から成る
サイドウオールを設け、以て、ゲート電極の側面に設け
られた該サイドウオールとダミーパターンの側面に設け
られた該サイドウオールとの間に、前記活性領域形成予
定領域が底部に露出した凹部を形成する工程と、（ニ）
該凹部を導電材料で埋め込む工程、から成ることを特徴
とする。

【００２７】本発明の第１の態様に係る電界効果型半導
体装置の作製方法においては、ゲート電極から延在する
素子分離領域上の導電体パターンと、該導電体パターン
と略平行に延びるダミーパターンとの間、及び／又は、
ゲート電極から延在する素子分離領域上の導電体パター
ンとそれに隣接する導電体パターンとの間、及び／又
は、素子分離領域上のダミーパターンとそれに隣接する
ダミーパターンとの間は、それらの側面に設けられたサ
イドウオールによって埋められていることが好ましい。

【００２８】本発明の第１の態様に係る電界効果型半導
体装置の作製方法においては、前記工程（ニ）は、全面
に金属から成る導電材料層を堆積させた後、この導電材
料層を平坦化する工程から成ることが好ましい。あるい
は又、前記工程（ニ）は、全面に半導体材料から成る下
層を堆積させた後、この下層及びその下方の前記半導体
基板に不純物をドーピングする工程と、該下層上に金属
材料から成る上層を堆積させた後、該上層及び下層を平
坦化する工程から成ることが好ましい。平坦化の方法と
して、エッチバック法や化学的機械的研磨法を例示する
ことができる。

【００２９】本発明の第１の態様に係る電界効果型半導
体装置の作製方法においては、前記工程（ハ）と工程
（ニ）の間に、活性領域形成予定領域が露出するよう
に、絶縁層をサイドウオール上に形成する工程を含むこ
とができる。この場合、ゲート電極から延在する素子分
離領域上の導電体パターンと、該導電体パターンと略平
行に延びるダミーパターンとの間、及び／又は、ゲート
電極から延在する素子分離領域上の導電体パターンとそ
れに隣接する導電体パターン、及び／又は、素子分離領
域上のダミーパターンとそれに隣接するダミーパターン
との間は、それらの側面に設けられたサイドウオール及
び絶縁層によって埋められていることが好ましい。

【００３０】本発明の第１の態様に係る電界効果型半導
体装置の作製方法においては、前記工程（ニ）の後、全
面に層間絶縁層を形成し、次いで、該層間絶縁層をエッ
チバックして、所望の凹部、及び／又はゲート電極、及
び／又はダミーパターンの部分の上方の層間絶縁層に開
口部を形成し、その後、該開口部内にコンタクトプラグ
を形成する工程を更に含むことができる。

【００３１】上記の第１、第２及び第３の目的を達成す
るための本発明の第２の態様に係る電界効果型半導体装
置の作製方法は、（イ）半導体基板に、素子分離領域、
及び該素子分離領域で囲まれた活性領域形成予定領域を
形成する工程と、（ロ）活性領域形成予定領域上に多結
晶シリコン層を形成し、次いで、該多結晶シリコン層上
に絶縁膜を形成し、その後、該絶縁膜及び多結晶シリコ
ン層をパターニングしてパターニング層を形成する工程
と、（ハ）素子分離領域上に、該パターニング層と略平
行に延びるダミーパターンを形成する工程と、（ニ）該
ダミーパターンの側面並びに該パターニング層の側面
に、絶縁材料から成るサイドウオールを設け、以て、ダ
ミーパターンの側面に設けられた該サイドウオールと、
該パターニング層の側面に設けられた該サイドウオール
との間に、前記活性領域形成予定領域が底部に露出した
凹部を形成する工程と、（ホ）多結晶シリコン層上の絶
縁膜を除去する工程と、（ヘ）多結晶シリコン層及び該
凹部の底部に露出した活性領域形成予定領域に不純物を
ドーピングする工程と、（ト）該凹部を導電材料で埋め
込み、且つ、該パターニングされた多結晶シリコン層の
側面に設けられたサイドウオール間を該導電材料で埋め
込み、以て、不純物がドーピングされた多結晶シリコン
層及び該導電材料の２層構成のゲート電極を形成する工
程、から成ることを特徴とする。

【００３２】上記の第１、第２及び第３の目的を達成す
るための本発明の第３の態様に係る電界効果型半導体装
置の作製方法は、（Ａ）表面チャネル構造を有するＮ型
チャネルと、Ｎ型不純物がドーピングされた多結晶シリ
コン層と金属層の２層構造を有するゲート電極を備えた
Ｎ型ＭＯＳトランジスタと、（Ｂ）表面チャネル構造を
有するＰ型チャネルと、Ｐ型不純物がドーピングされた
多結晶シリコン層と金属層の２層構造を有するゲート電
極を備えたＰ型ＭＯＳトランジスタ、から構成されたデ
ュアルゲート型ＭＯＳトランジスタから成る電界効果型
半導体装置の製造方法であって、（イ）半導体基板に、
素子分離領域、及び該素子分離領域で囲まれたＮ型ＭＯ
Ｓトランジスタ及びＰ型ＭＯＳトランジスタの活性領域
形成予定領域をそれぞれ形成する工程と、（ロ）活性領
域形成予定領域上に多結晶シリコン層を形成し、次い
で、該多結晶シリコン層上に絶縁膜を形成し、その後、
該絶縁膜及び多結晶シリコン層をパターニングしてパタ
ーニング層を形成する工程と、（ハ）素子分離領域上
に、該パターニング層と略平行に延びるダミーパターン
を形成する工程と、（ニ）該ダミーパターンの側面並び
に該パターニング層の側面に、絶縁材料から成るサイド
ウオールを設け、以て、ダミーパターンの側面に設けら
れた該サイドウオールと、該パターニング層の側面に設
けられた該サイドウオールとの間に、前記活性領域形成
予定領域が底部に露出した凹部を形成する工程と、
（ホ）多結晶シリコン層上の絶縁膜を除去する工程と、
（ヘ）Ｎ型ＭＯＳトランジスタの活性領域形成予定領域
における多結晶シリコン層、及び該凹部の底部に露出し
たＮ型ＭＯＳトランジスタの活性領域形成予定領域にＮ
型不純物をドーピングし、Ｐ型ＭＯＳトランジスタの活
性領域形成予定領域における多結晶シリコン層、及び該
凹部の底部に露出したＰ型ＭＯＳトランジスタの活性領
域形成予定領域にＰ型不純物をドーピングする工程と、
（ト）該凹部を導電材料で埋め込み、且つ、該パターニ
ングされた多結晶シリコン層の側面に設けられたサイド
ウオール間を該導電材料で埋め込み、以て、不純物がド
ーピングされた多結晶シリコン層及び該導電材料の２層
構成のゲート電極を形成する工程、から成ることを特徴
とする。

【００３３】本発明の第２あるいは第３の態様に係る電
界効果型半導体装置の作製方法においては、上記、多結
晶シリコン層上の絶縁膜を除去する工程（ホ）におい
て、サイドウオールが除去されないことが必要である。
従って、絶縁膜を構成する材料及びサイドウオールを構
成する材料は、かかる要件を満足する材料の組合せとす
ればよい。その一例として、絶縁膜を構成する材料とし
て酸化シリコンを、サイドウオールを構成する絶縁材料
として窒化シリコンを挙げることができる。

【００３４】本発明の第２あるいは第３の態様に係る電
界効果型半導体装置の作製方法においては、素子分離領
域上を延びるパターニング層と、パターニング層と略平
行に延びるダミーパターンとの間、及び／又は、素子分
離領域上を延びるパターニング層とそれに隣接するパタ
ーニング層との間、及び／又は、素子分離領域上のダミ
ーパターンとそれに隣接するダミーパターンとの間は、
それらの側面に設けられたサイドウオールによって埋め
られていることが好ましい。

【００３５】本発明の第２あるいは第３の態様に係る電
界効果型半導体装置の作製方法における前記工程（ト）
は、全面に金属から成る導電材料層を堆積させた後、該
導電材料層を平坦化する工程から成ることが好ましい。
あるいは又、全面に半導体材料から成る下層を堆積させ
た後、該下層及びその下方の前記半導体基板に不純物を
ドーピングする工程と、該下層上に金属材料から成る上
層を堆積させた後、該上層及び下層を平坦化する工程か
ら成ることが好ましい。

【００３６】本発明の第２あるいは第３の態様に係る電
界効果型半導体装置の作製方法においては、前記工程
（ヘ）と工程（ト）の間に、活性領域形成予定領域が露
出するように、絶縁層をサイドウオール上に形成する工
程を含むことができる。この場合、素子分離領域上を延
びるパターニング層と、パターニング層と略平行に延び
るダミーパターンとの間、及び／又は、素子分離領域上
を延びるパターニング層とそれに隣接するパターニング
層との間、及び／又は、素子分離領域上のダミーパター
ンとそれに隣接するダミーパターンとの間は、それらの
側面に設けられたサイドウオール及び絶縁層によって埋
められていることが好ましい。

【００３７】本発明の第２あるいは第３の態様に係る電
界効果型半導体装置の作製方法においては、前記工程
（ト）の後、全面に層間絶縁層を形成し、次いで、該層
間絶縁層をエッチバックして、所望の凹部、及び／又は
ゲート電極、及び／又はダミーパターンの部分の上方の
層間絶縁層に開口部を形成し、その後、開口部内にコン
タクトプラグを形成する工程を更に含むことができる。

【００３８】本発明においては、ダミーパターンの側面
に設けられたサイドウオールと、パターニング層の側面
に設けられたサイドウオールとの間に、凹部が自己整合
的に形成される。従って、従来技術のように、拡散領域
とのコンタクトを形成するための開口部をフォトリソグ
ラフィ技術及びドライエッチング技術によって層間絶縁
層に設ける必要が無くなる。従って、ＬＯＣＯＳ構造を
有する素子分離領域のバーズビークをエッチングするこ
とが無い。また、凹部内に導電層が形成されているの
で、拡散領域のシート抵抗を低減することができる。ま
た、熱処理によって金属の結晶粒が成長し結晶粒同士が
分離することによる拡散領域のシート抵抗の上昇といっ
た問題が発生することがないので、熱処理を行い易い。
しかも、半導体基板を構成するシリコンと導電層とは直
接、反応することがないので、半導体基板に加わる応力
が小さく、且つアロイスパイクによる接合リークが拡散
領域で生じる可能性も低い。上層の配線と拡散領域とを
電気的に接続する場合には、導電層上に形成された層間
絶縁層に開口部を形成すればよいので、ＬＯＣＯＳ構造
を有する素子分離領域のバーズビークをエッチングする
ことが無い。

【００３９】導電層を、不純物がドーピングされた半導
体材料から成る下層及び金属材料から成る上層から構成
すれば、下層の膜厚分だけ浅い拡散領域を半導体基板に
形成することが可能となる。しかも、下層上に金属材料
から成る上層が形成されているので、浅い拡散領域にも
拘らずシート抵抗を低減することができる。

【００４０】ゲート電極を、不純物がドーピングされた
多結晶シリコン層、及びその上に堆積された導電層から
構成すれば、拡散領域のシート抵抗のみならず、ゲート
電極の抵抗も低減することができる。しかも、多結晶シ
リコン層と導電層とを、直接反応させているわけではな
いので、ゲート絶縁膜に加わる応力が小さいので、ゲー
ト絶縁膜の劣化が少ない。

【００４１】また、ゲート電極を、不純物がドーピング
された多結晶シリコン層を形成した後、その上に導電層
を堆積することによって形成すれば、不純物のイオン注
入工程において、不純物をドーピングした多結晶シリコ
ン層に対して、８００〜１１００゜Ｃの温度雰囲気にて
電気炉アニール処理又は高速アニール処理を行い、イオ
ン注入された不純物を活性化させたとき、かかる熱処理
の結果、ゲート電極を構成する多結晶シリコン層中の不
純物が相互拡散し、各トランジスタのゲート電極におけ
る多結晶シリコン層中の不純物濃度の低下が生じ、トラ
ンジスタの特性が変化するという従来のデュアルゲート
構造の電界効果型半導体装置の製造技術における問題を
回避することができる。

【００４２】更には、活性領域形成予定領域が露出する
ように、絶縁層をサイドウオール上に形成すれば、一層
確実に且つ容易に、活性領域形成予定領域が底部に露出
した凹部を形成することができる。また、全面に層間絶
縁層を形成した後、層間絶縁層をエッチバックすること
によって、コンタクトプラグを形成するための開口部
を、自己整合的に層間絶縁層に形成することができる。

【００４３】

【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。

【００４４】（実施例１）実施例１は、本発明の電界効
果型半導体装置、及び本発明の第１の態様に係る電界効
果型半導体装置の製造方法に関する。実施例１において
は、図７に模式的な部分的平面図を示す２入力ＮＡＮＤ
ゲートを構成するためのＣＭＯＳトランジスタを作製す
る。

【００４５】実施例１における電界効果型半導体装置
は、図１の模式的な一部断面図に示すように、活性領域
と素子分離領域１１から成り、活性領域には拡散領域１
８，２１とチャネル領域２２とゲート電極１５とが形成
されている。そして、ゲート電極１５と略平行に延びる
ダミーパターン１６が、素子分離領域１１上に形成され
ている。実施例１においては、孤立パターンであるダミ
ーパターン１６の構造をゲート電極１５と同じ構造とし
た。また、絶縁材料（具体的にはＳｉＯ₂）から成るサ
イドウオール１９が、ゲート電極１５及びダミーパター
ン１６の側面に設けられている。そして、ゲート電極１
５の側面に設けられたサイドウオール１９とダミーパタ
ーン１６の側面に設けられたサイドウオール１９との間
に、凹部２０が形成されている。この凹部２０の底部に
は拡散領域２１が露出している（図３参照）。更には、
導電層２４が凹部２０内に形成されている。

【００４６】実施例１における電界効果型半導体装置に
おいては、図５の（Ｂ）の模式的な部分的平面図に示す
ように、活性領域形成予定領域上に形成されたゲート電
極１５は素子分離領域１１上にも延在する。かかる素子
分離領域１１上に延在するゲート電極の部分を、導電体
パターン１５Ａと呼ぶ。ゲート電極１５から延在する素
子分離領域１１上の導電体パターン１５Ａと、それに隣
接する導電体パターン１５Ａとの間は、それらの側面に
設けられたサイドウオール１９によって埋められてい
る。こうして、凹部２０は、恰もサイドウオール１９に
よって囲まれている構造となっている。尚、実施例１に
おいては、ゲート電極１５と導電体パターン１５Ａとは
同じ構造を有する。

【００４７】実施例１においては、導電層２４は金属材
料（具体的にはタングステン）から成る。尚、図１中、
参照番号２３はＴｉＮ層／Ｔｉ層、参照番号３０は層間
絶縁層、参照番号３１は開口部、参照番号３２はタング
ステンから成るコンタクトプラグ、参照番号３３はアル
ミニウム系合金から成る配線である。

【００４８】以下、図１〜図６を参照して、実施例１の
電界効果型半導体装置の製造方法を説明する。

【００４９】［工程−１００］先ず、シリコン半導体基
板から成る半導体基板１０に、素子分離領域１１、及び
素子分離領域１１で囲まれた活性領域形成予定領域を、
公知の方法で形成する。実施例１においては、ＳｉＯ₂
から成る素子分離領域１１をＬＯＣＯＳ法にて形成した
が、これに限定されるものではなく、例えばトレンチ構
造を有する素子分離領域を形成してもよい。次いで、公
知の方法で活性領域形成予定領域の表面の半導体基板１
０を酸化し、ＳｉＯ₂から成るゲート酸化膜１２を形成
する。その後、不純物を含有する多結晶シリコン層１３
及びタングステンシリサイド層１４から成るタングステ
ンポリサイド層を全面に形成し、このタングステンポリ
サイド層上にＣＶＤ法でＳｉＯ₂から成る絶縁膜（オフ
セット絶縁膜）１７を堆積させる。

【００５０】［工程−１１０］その後、ゲート電極１５
を活性領域形成予定領域上に形成し、ゲート電極１５と
略平行に延びるダミーパターン１６を素子分離領域１１
上に形成する。即ち、絶縁膜１７、タングステンシリサ
イド層１４及び多結晶シリコン層１３をパターニングし
て、タングステンシリサイド層１４及び多結晶シリコン
層１３から成るゲート電極１５並びにダミーパターン１
６を形成する。尚、ゲート電極１５並びにダミーパター
ン１６の上には、パターニングされた絶縁膜１７が存在
する。この状態を、図２の（Ａ）に模式的な一部断面図
で示す。また、図５の（Ａ）に部分的な模式的平面図で
示す。尚、図１〜図４は、図５の（Ａ）の線Ａ−Ａに沿
った断面図である。実施例１においては、ゲート電極１
５とダミーパターン１６とは同じ構造を有する。ダミー
パターン１６は、実施例１においては、図５の（Ａ）に
示すように、活性領域形成予定領域（境界を点線で示
す）の一辺に沿って、活性領域形成予定領域に近接した
素子分離領域１１上に形成された孤立パターンとした。

【００５１】活性領域形成予定領域におけるゲート電極
１５とゲート電極１５の間隔、あるいは又、ゲート電極
１５とダミーパターン１６の間隔を、後に説明するサイ
ドウオールの底部の長さＬ_SWの２倍よりも大きくなるよ
うに設定する。一方、素子分離領域１１上に位置する導
電体パターン１５Ａと導電体パターン１５Ａの間隔（場
合によっては、導電体パターン１５Ａとダミーパターン
１６の間隔、あるいはダミーパターン１６とダミーパタ
ーン１６の間隔）を、パターニングが可能な範囲内で、
サイドウオールの底部の長さＬ_SWの２倍よりも小さくな
るように設定する。

【００５２】［工程−１２０］その後、Ｎ型ＭＯＳトラ
ンジスタ形成予定領域とＰ型ＭＯＳトランジスタ形成予
定領域とをレジスト（図示せず）で交互に覆い、これら
のレジストと絶縁膜１７及び素子分離領域１１とをマス
クとして、半導体基板１０に不純物をイオン注入して、
低濃度の拡散領域１８を形成する（図２の（Ｂ）参
照）。Ｎ型ＭＯＳトランジスタ領域の拡散領域１８を形
成するための不純物として、例えばＡｓ⁺を用い、Ｐ型
ＭＯＳトランジスタ領域の拡散領域１８を形成するため
の不純物として、例えばＢＦ₂ ⁺又はＢ⁺を用いることが
できる。何れの場合にも、数十ｋｅＶの加速エネルギー
及び１０¹²〜１０¹⁴ｃｍ^-2のドーズ量でイオン注入を行
う。

【００５３】［工程−１３０］次に、絶縁膜１７の側面
を含むゲート電極１５及びダミーパターン１６の側面
に、絶縁材料から成るサイドウオール１９を設け、以
て、ゲート電極１５の側面に設けられたサイドウオール
１９とダミーパターン１６の側面に設けられたサイドウ
オール１９との間に、活性領域形成予定領域が底部に露
出した凹部２０を形成する（図３の（Ａ）参照）。尚、
実施例１においては、相互に隣接するゲート電極１５の
側面に、絶縁材料から成るサイドウオール１９を設け、
以て、隣接するゲート電極１５の側面に設けられたサイ
ドウオール１９の間に、活性領域形成予定領域が底部に
露出した凹部２０Ａを併せて形成した。

【００５４】具体的には、Ｏ₃−ＴＥＯＳを原料とする
ＣＶＤ法によるＳｉＯ₂膜を数百ｎｍの膜厚で全面に堆
積させ、このＳｉＯ₂膜の全面をエッチバックすること
により、ＳｉＯ₂から成るサイドウオール１９をゲート
電極１５、ダミーパターン１６及び導電体パターン１５
Ａの側面に形成することができる。尚、サイドウオール
１９を、ＳｉＯ₂の代わりに、ＢＰＳＧ膜や減圧ＣＶＤ
法によるＳｉＮ膜等の段差被覆性が優れた絶縁膜から形
成することもできる。

【００５５】先に説明したように、実施例１において
は、活性領域形成予定領域におけるゲート電極１５とゲ
ート電極１５の間隔、あるいは又、ゲート電極１５とダ
ミーパターン１６の間隔は、サイドウオールの底部の長
さＬ_SWの２倍よりも大きく設定されている。従って、活
性領域形成予定領域が底部に露出した凹部２０，２０Ａ
を形成することができる。この凹部２０，２０Ａの底部
に露出した活性領域形成予定領域の部分に、次の工程で
高濃度の拡散領域２１を形成する。

【００５６】一方、素子分離領域１１上に位置する導電
体パターン１５Ａと導電体パターン１５Ａの間隔は、パ
ターニングが可能な範囲内で、サイドウオールの底部の
長さＬ_SWの２倍よりも小さく設定されている。従って、
ゲート電極１５から延在する素子分離領域１１上の導電
体パターン１５Ａと、それに隣接する導電体パターン１
５Ａとの間は、それらの側面に設けられたサイドウオー
ル１９によって埋められている。こうして、凹部２０
は、恰もサイドウオール１９によって囲まれている構造
となっている。この状態を、図５の（Ｂ）の模式的な部
分的平面図に示す。尚、図５の（Ｂ）において、サイド
ウオール１９を明確化するために、サイドウオール１９
の領域に斜線を付した。

【００５７】［工程−１４０］その後、Ｎ型ＭＯＳトラ
ンジスタ形成予定領域とＰ型ＭＯＳトランジスタ形成予
定領域とをレジスト（図示せず）で交互に覆い、これら
のレジストと絶縁膜１７、サイドウオール１９及び素子
分離領域１１とをマスクとして、半導体基板１０に不純
物をイオン注入して、高濃度の拡散領域２１を形成する
（図３の（Ｂ）参照）。Ｎ型ＭＯＳトランジスタ領域の
高濃度拡散領域２１を形成するための不純物として、例
えばＡｓ⁺又はＰ⁺を用い、Ｐ型ＭＯＳトランジスタ領域
の高濃度拡散領域２１を形成するための不純物として、
例えばＢＦ₂ ⁺又はＢ⁺を用いることができる。何れの場
合にも、数十ｋｅＶの加速エネルギー及び１０¹⁵〜１０
¹⁶ｃｍ^-2のドーズ量でイオン注入を行う。その後、８０
０〜１１００゜Ｃの温度雰囲気にて電気炉アニール処理
又は高速アニール処理を行い、イオン注入された不純物
を活性化させる。こうして、高濃度拡散領域２１から成
るソース・ドレイン領域、及びチャネル領域２２が形成
される。

【００５８】［工程−１５０］次に、凹部２０，２０Ａ
を導電材料で埋め込む。即ち、全面に金属から成る導電
材料層を堆積させた後、この導電材料層を平坦化する。
具体的には、膜厚がそれぞれ数〜数十ｎｍのＴｉ層及び
ＴｉＮ層を、スパッタ法にて順次、凹部２０，２０Ａ内
を含む全面に堆積させる。Ｔｉ層及びＴｉＮ層を形成す
る理由は、オーミックな低コンタクト抵抗を得ること、
タングステンをＣＶＤ法にて成膜する際の半導体基板１
０の損傷発生の防止、タングステンの密着性向上のため
である。尚、場合によっては、ＴｉあるいはＴｉＮの１
層構成とすることもできる。Ｔｉ層及びＴｉＮ層のスパ
ッタ条件を以下に例示する。 Ｔｉ層（厚さ：３０ｎｍ） プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ ＴｉＮ層（厚さ：７０ｎｍ） プロセスガス：Ｎ₂／Ａｒ＝８０／３０sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：１５０゜Ｃ

【００５９】ＴｉＮ層の成膜後、ＴｉＮ層のバリア性向
上のために、以下に例示する条件のアニール処理を施す
ことが望ましい。 雰囲気：窒素ガス１００％ 温度 ：４５０゜Ｃ 時間 ：３０分

【００６０】その後、ＴｉＮ層上にタングステンから成
る導電材料層を所謂ブランケットタングステンＣＶＤ法
にて成膜する。タングステンから成る導電材料層の成膜
条件を、以下に例示する。 使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝７５／５００／２８００
sccm 圧力 ：１．０６×１０⁴Ｐａ 成膜温度：４５０゜Ｃ

【００６１】次に、タングステンから成る導電材料層、
ＴｉＮ層、Ｔｉ層をエッチバックして導電材料層を平坦
化する。エッチバックの条件を以下に例示する。 使用ガス ：ＳＦ₆／Ｃｌ₂＝２５／２０sccm 圧力 ：１Ｐａ マイクロ波電力：９５０Ｗ ＲＦ電力 ：５０Ｗ（２ＭＨｚ）

【００６２】こうして、凹部２０，２０Ａは、タングス
テンから成る導電材料で埋め込まれ、凹部２０，２０Ａ
内にはタングステンから成る導電層２４が形成される。
この状態を、図４の模式的な一部断面図、及び図６の模
式的な部分的平面図に示す。尚、図中、ＴｉＮ層／Ｔｉ
層を纏めて参照番号２３で示した。また、図６におい
て、導電層２４を明確化するために、導電層２４の領域
に斜線を付した。上述のエッチバックの代わりに、タン
グステンから成る導電材料層びＴｉＮ層／Ｔｉ層２３
と、絶縁膜１７及びサイドウオール１９とを化学的機械
的研磨法（ＣＭＰ法）で研削して、平坦化することもで
きる。

【００６３】［工程−１６０］次に、全面に、例えばＢ
ＰＳＧから成る層間絶縁層３０を堆積させた後、導電層
２４に達する開口部３１をＲＩＥ法にて層間絶縁層３０
に設ける。そして、ブランケットタングステンＣＶＤ法
にて、開口部３１内にタングステンから成るコンタクト
プラグ３２を形成する。尚、ブランケットタングステン
ＣＶＤ法にてタングステン層を成膜する前に、開口部３
１内を含む層間絶縁層３０の上に、ＴｉＮ層／Ｔｉ層、
あるいは、ＴｉＮ層をスパッタ法にて成膜してもよい。
その後、コンタクトプラグ３２上を含む層間絶縁層３０
の全面に、アルミニウム系合金から成る配線材料層をス
パッタ法にて成膜し、次いで、フォトリソグラフィ技術
及びドライエッチング技術を用いて配線材料層をパター
ニングして配線３３を完成させる（図１参照）。配線材
料層のスパッタ条件を以下に例示する。 ターゲット ：Ａｌ−０．５％Ｃｕ プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣ電力 ：５ｋＷ 基板加熱温度：３００゜Ｃ

【００６４】尚、場合によっては、開口部３１内にタン
グステンから成るコンタクトプラグを形成せずに、開口
部３１を配線材料層で埋め込んでもよい。この場合に
は、開口部３１内を配線材料層で確実に埋め込むため
に、開口部３１内を含む層間絶縁層３０上に、例えばＴ
ｉから成る濡れ性改善層を成膜する。その後、所謂高温
アルミニウムスパッタ法（上記の成膜条件において基板
加熱温度を５００゜Ｃ前後とし、層間絶縁層３０上に堆
積したアルミニウム系合金を流動状態とし、開口部３１
内をアルミニウム系合金で埋め込む方法）や、アルミニ
ウムリフロー法（上記の成膜条件において基板加熱温度
を１５０゜Ｃ前後とし、層間絶縁層３０上に堆積したア
ルミニウム系合金を堆積させた後、基板を５００゜Ｃ前
後に加熱し、層間絶縁層３０上のアルミニウム系合金を
流動状態とすることによって、開口部３１内をアルミニ
ウム系合金で埋め込む方法）、あるいは高圧リフロー法
（アルミニウムリフロー法において、層間絶縁層３０上
に堆積したアルミニウム系合金を堆積させた後、１０⁶
Ｐａ程度の高圧雰囲気中で基板を加熱し、層間絶縁層３
０上のアルミニウム系合金を流動状態とすることによっ
て、開口部３１内をアルミニウム系合金で埋め込む方
法）を採用することで、アルミニウム系合金から成るコ
ンタクトプラグを開口部３１内に形成することもでき
る。以下の実施例においても、同様である。

【００６５】更に、公知の工程を実行して、電界効果型
半導体装置を完成させる。

【００６６】（実施例２）実施例２は実施例１の変形で
ある。実施例２が実施例１と相違する点は、導電層が、
不純物がドーピングされた半導体材料から成る下層及び
金属材料から成る上層から構成されている点にある。実
施例２において、凹部２０，２０Ａを形成するまでの工
程は、実施例１の［工程−１００］〜［工程−１３０］
と実質的に同様とすることができる。以下、凹部２０，
２０Ａが形成された後の工程を、図８〜図１０を参照し
て説明する。

【００６７】［工程−２００］ 実施例１の［工程−１３０］に続き、全面に半導体材料
から成る下層４０（具体的には、膜厚が数十〜数百ｎｍ
の多結晶シリコン層）をＣＶＤ法にて堆積させる（図８
の（Ａ）参照）。

【００６８】［工程−２１０］ その後、半導体材料から成る下層４０及びこの下層４０
の下方の半導体基板１０に不純物をドーピングする。こ
の工程は、実質的には、実施例１の［工程−１４０］と
同様とすることができる。こうして、図８の（Ｂ）に模
式的な一部断面図を示すように、高濃度の拡散領域２１
から成るソース・ドレイン領域、及びチャネル領域２２
を形成することができる。

【００６９】［工程−２２０］次いで、金属（例えばタ
ングステン）から成る導電材料層４２を下層４０上に堆
積させた後、導電材料層４２及び下層４０を平坦化する
（図９参照）。この工程は、実質的には、実施例１の
［工程−１５０］と同様とすることができる。尚、導電
材料層の形成に先立ち、実施例１の［工程−１５０］と
同様に、ＴｉＮ層／Ｔｉ層４１を下層４０上に成膜して
おく。これによって、不純物がドーピングされた半導体
材料から成る下層４０及び金属材料から成る上層である
導電材料層４２から構成された導電層が凹部２０，２０
Ａ内に形成される。

【００７０】［工程−２３０］その後、化学的機械的研
磨法で絶縁膜１７及びサイドウオール１９（場合によっ
ては、下層４０及び金属材料から成る上層である導電材
料層４２から構成された導電層）を研削して平坦化した
後、実施例１の［工程−１６０］と同様の方法で、層間
絶縁層３０の形成、開口部３１の形成、コンタクトプラ
グ３２の形成、配線３３の形成を行う（図１０参照）。

【００７１】実施例２においては、多結晶シリコンから
成る下層４０を介して不純物をイオン注入することによ
って高濃度の拡散領域２１を形成するので、多結晶シリ
コンから成る下層４０の膜厚分だけ拡散領域２１を浅く
することができ、高濃度の拡散領域２１を低濃度の拡散
領域１８内に形成することができる。このため、接合容
量を低減させ、且つ接合耐圧を向上させることができ
る。更には、特にＰ型ＭＯＳトランジスタにおける短チ
ャネル効果を効果的に抑制することができる。

【００７２】（実施例３）実施例３は、本発明の電界効
果型半導体装置、及び本発明の第２の態様、あるいは
又、本発明の第３の態様に係る電界効果型半導体装置の
製造方法に関する。実施例３においては、デュアルゲー
ト型ＭＯＳトランジスタを作製する。尚、図面には、一
方のＭＯＳ型トランジスタを作製する各工程を説明する
ための半導体基板等の模式的な一部断面図のみを示し
た。

【００７３】実施例３における電界効果型半導体装置の
ゲート電極の構造は、実施例１における電界効果型半導
体装置のゲート電極の構造と若干相違している。即ち、
実施例３においては、図１１に模式的な一部断面図を示
すように、ゲート電極１１５は、不純物がドーピングさ
れた多結晶シリコン層１３、及びその上に堆積された導
電層２４から成り、凹部２０に形成された導電層２４と
ゲート電極１１５を構成する導電層２４とはサイドウオ
ール１１９によって分離されている。尚、導電層２４は
金属材料（具体的にはタングステン）から成る。ゲート
電極１１５がこのような構造であるが故に、実施例３に
おける電界効果型半導体装置のゲート電極の形成方法
は、実施例１における電界効果型半導体装置のゲート電
極の形成方法と相違している。ゲート電極１１５及びダ
ミーパターン１１６以外の電界効果型半導体装置の構造
は、実施例１と実質的に同様である。

【００７４】実施例３においても、ゲート電極から延在
する素子分離領域上の導電体パターンとそれに隣接する
導電体パターンとの間は、それらの側面に設けられたサ
イドウオールによって埋められている。

【００７５】以下、図１１〜図１５を参照して、実施例
３の電界効果型半導体装置の製造方法を説明する。

【００７６】［工程−３００］先ず、シリコン半導体基
板から成る半導体基板１０に、公知の方法で、素子分離
領域１１、及び該素子分離領域で囲まれたＮ型ＭＯＳト
ランジスタ及びＰ型ＭＯＳトランジスタの活性領域形成
予定領域をそれぞれ形成する。実施例３においては、Ｓ
ｉＯ₂から成る素子分離領域１１をＬＯＣＯＳ法にて形
成したが、これに限定されるものではなく、例えばトレ
ンチ構造を有する素子分離領域を形成してもよい。次い
で、公知の方法で活性領域形成予定領域の表面の半導体
基板１０を酸化し、ＳｉＯ₂から成るゲート酸化膜１２
を形成する。

【００７７】［工程−３１０］次に、活性領域形成予定
領域上に不純物を含有していない多結晶シリコン層１３
Ａを形成し、次いで、多結晶シリコン層１３Ａ上にＳｉ
Ｏ₂（酸化シリコン）から成る絶縁膜１７を形成し、そ
の後、絶縁膜１７及び多結晶シリコン層１３Ａをパター
ニングして、絶縁膜１７及び多結晶シリコン層１３Ａか
ら成るパターニング層１１５Ａを形成する。パターニン
グ層１１５Ａのパターン形状は、最終的に形成されるゲ
ート電極及び導電体パターンのパターン形状と一致させ
ておく。併せて、素子分離領域１１上の絶縁膜１７及び
多結晶シリコン層１３Ａをパターニングして、パターニ
ング層１１５Ａと略平行に延びるダミーパターン１１６
を素子分離領域１１上に形成する。この状態を、図１２
の（Ａ）の模式的な一部断面図に示す。尚、実施例３に
おいては、パターニング層１１５Ａとダミーパターン１
１６とは同じ構造を有する。

【００７８】活性領域形成予定領域におけるパターニン
グ層１１５Ａとパターニング層１１５Ａの間隔、あるい
は又、パターニング層１１５Ａとダミーパターン１１６
の間隔を、サイドウオールの底部の長さＬ_SWの２倍より
も大きくなるように設定する。一方、パターニング層１
１５Ａから延在しそして素子分離領域１１上に位置する
導電体パターンと導電体パターンの間隔を、パターニン
グが可能な範囲内で、サイドウオールの底部の長さＬ_SW
の２倍よりも小さくなるように設定する。尚、実施例３
においては、導電体パターンはパターニング層１１５Ａ
と同じ構造を有する。

【００７９】［工程−３２０］その後、実施例１の［工
程−１２０］と同様の方法で、Ｎ型ＭＯＳトランジスタ
形成予定領域とＰ型ＭＯＳトランジスタ形成予定領域と
をレジスト（図示せず）で交互に覆い、これらのレジス
トと絶縁膜１７及び素子分離領域１１とをマスクとし
て、半導体基板１０に不純物をイオン注入して、低濃度
の拡散領域１８を形成する（図１２の（Ｂ）参照）。

【００８０】［工程−３３０］次いで、ダミーパターン
１１６の側面並びにパターニング層１１５Ａの側面に、
絶縁材料（実施例３においては窒化シリコン、ＳｉＮ）
から成るサイドウオール１１９を設け、以て、ダミーパ
ターン１１６の側面に設けられたサイドウオール１１９
と、パターニング層１１５Ａの側面に設けられたサイド
ウオール１１９との間に、活性領域形成予定領域が底部
に露出した凹部２０を形成する（図１３の（Ａ）参
照）。尚、実施例３においても、相互に隣接するパター
ニング層１１５Ａの側面に、絶縁材料から成るサイドウ
オール１１９を設け、以て、隣接するパターニング層１
１５Ａの側面に設けられたサイドウオール１１９の間
に、活性領域形成予定領域が底部に露出した凹部２０Ａ
を併せて形成した。

【００８１】具体的には、先ず、ＮＨ₃雰囲気中におけ
るランプアニール法にて、膜厚が数オングストロームの
ＳｉＮ膜（図示せず）を半導体基板１０の表面に形成す
る。尚、このＳｉＮ膜は必ずしも必要ではない。その
後、膜厚が数十〜数百ｎｍのＳｉＮ膜を減圧ＣＶＤ法で
全面に堆積させ、次いで、ＳｉＮ膜の全面をエッチバッ
クして、ＳｉＮ（窒化シリコン）から成るサイドウオー
ル１１９をダミーパターン１１６の側面並びにパターニ
ング層１１５Ａの側面に形成する。

【００８２】先に説明したように、実施例３において
も、活性領域形成予定領域におけるパターニング層１１
５Ａとパターニング層１１５Ａの間隔、あるいは又、パ
ターニング層１１５Ａとダミーパターン１１６の間隔
は、サイドウオールの底部の長さＬ_SWの２倍よりも大き
く設定されている。従って、活性領域形成予定領域が底
部に露出した凹部２０，２０Ａを形成することができ
る。この凹部２０，２０Ａの底部に露出した活性領域形
成予定領域の部分に、後の工程で高濃度の拡散領域２１
を形成する。

【００８３】一方、素子分離領域１１上に位置する導電
体パターンと導電体パターンの間隔は、パターニングが
可能な範囲内で、サイドウオールの底部の長さＬ_SWの２
倍よりも小さく設定されている。従って、パターニング
層１１５Ａから延在する素子分離領域１１上の導電体パ
ターンと、それに隣接する導電体パターンとの間は、そ
れらの側面に設けられたサイドウオール１１９によって
埋められている。こうして、凹部２０は、恰もサイドウ
オール１１９によって囲まれている構造となっている。
この状態は、実質的には、図５の（Ｂ）の模式的な部分
的平面図に示したと同様の状態である。

【００８４】［工程−３４０］次に、多結晶シリコン層
１３Ａ上のＳｉＯ₂から成る絶縁膜１７を除去する（図
１３の（Ｂ）参照）。即ち、レジスト５０を全面に塗布
し、次いでレジスト５０をエッチバックして、凹部２
０，２０Ａの底部に露出した活性領域形成予定領域の上
にレジスト５０を残す。尚、このレジスト５０は必ずし
も必要ではない。そして、ＳｉＮから成るサイドウオー
ル１１９、レジスト５０をエッチング用マスクとし、多
結晶シリコン層１３Ａをエッチングストッパーとして、
多結晶シリコン層１３Ａ上のＳｉＯ₂から成る絶縁膜１
７を弗酸で除去する。こうして、サイドウオール１１９
にて凹部２０，２０Ａと分離されている凹部２０Ｂが多
結晶シリコン層１３Ａの上に形成される。尚、かかる多
結晶シリコン層１３Ａもパターニング層１１５Ａと呼
ぶ。

【００８５】［工程−３５０］その後、多結晶シリコン
層１３Ａ及び凹部２０，２０Ａの底部に露出した活性領
域形成予定領域に不純物をドーピングする。即ち、レジ
スト５０を除去し、Ｎ型ＭＯＳトランジスタ形成予定領
域とＰ型ＭＯＳトランジスタ形成予定領域とをレジスト
（図示せず）で交互に覆い、これらのレジストと素子分
離領域１１とをマスクとして、多結晶シリコン層１３Ａ
及び半導体基板１０に不純物をイオン注入して、不純物
がドーピングされた多結晶シリコン層１３、及び高濃度
の拡散領域２１を形成する（図１４参照）。即ち、Ｎ型
ＭＯＳトランジスタの活性領域形成予定領域における多
結晶シリコン層１３Ａ、及び凹部２０，２０Ａの底部に
露出したＮ型ＭＯＳトランジスタの活性領域形成予定領
域にはＮ型不純物がドーピングされる。一方、Ｐ型ＭＯ
Ｓトランジスタの活性領域形成予定領域における多結晶
シリコン層１３Ａ、及び凹部２０，２０Ａの底部に露出
したＰ型ＭＯＳトランジスタの活性領域形成予定領域に
はＰ型不純物がドーピングされる。この工程は実質的に
は実施例１の［工程−１４０］と同様とすることができ
る。こうして、高濃度拡散領域２１から成るソース・ド
レイン領域、及びチャネル領域２２が形成される。

【００８６】尚、不純物のイオン注入工程において、Ｎ
型ＭＯＳトランジスタの活性領域形成予定領域における
多結晶シリコン層１３ＡにはＮ型不純物がドーピングさ
れ、一方、Ｐ型ＭＯＳトランジスタの活性領域形成予定
領域における多結晶シリコン層１３ＡにはＰ型不純物が
ドーピングされるので、デュアルゲート構造が形成され
る。この時点では、従来のデュアルゲート型ＭＯＳトラ
ンジスタの製造方法と異なり、多結晶シリコン層１３の
上にシリサイド層等が形成されていない。従って、８０
０〜１１００゜Ｃの温度雰囲気にて電気炉アニール処理
又は高速アニール処理を行い、イオン注入された不純物
を活性化させたとき、かかる熱処理の結果、ゲート電極
を構成する多結晶シリコン層中の不純物がシリサイド層
を介して相互拡散し、各トランジスタのゲート電極にお
ける多結晶シリコン層中の不純物濃度の低下が生じ、ト
ランジスタの特性が変化するという従来技術における問
題を回避することができる。

【００８７】［工程−３６０］次に、凹部２０，２０Ａ
を導電材料で埋め込み、導電層２４を凹部２０，２０Ａ
内に形成する。併せて、パターニングされた多結晶シリ
コン層１３の側面に設けられたサイドウオール１１９間
（凹部２０Ｂ）を導電材料で埋め込み、以て、不純物が
ドーピングされた多結晶シリコン層１３及び導電材料２
４の２層構成のゲート電極１１５を形成する（図１５参
照）。

【００８８】具体的には、実施例１の［工程−１５０］
と同様に、ＴｉＮ層／Ｔｉ層２３を全面にスパッタ法に
て堆積させた後、ブランケットタングステンＣＶＤ法に
て全面にタングステンから成る導電材料層を堆積させ
る。次いで、導電材料層を平坦化する。

【００８９】［工程−３７０］次に、Ｏ₃−ＴＥＯＳを
原料とするＣＶＤ法で不純物を含まないＳｉＯ₂から成
る層間絶縁層１３０を形成する。あるいは又、バイアス
ＥＣＲ−ＣＶＤ法でＳｉＯ₂から成る層間絶縁層１３０
を形成する。そして、層間絶縁層１３０を、例えば化学
的機械的研磨法にて平坦化する。その後、導電層２４に
達する開口部３１をＲＩＥ法にて層間絶縁層１３０に設
ける。そして、ブランケットタングステンＣＶＤ法に
て、開口部３１内にタングステンから成るコンタクトプ
ラグ３２を形成する。その後、コンタクトプラグ３２上
を含む層間絶縁層１３０の全面に、アルミニウム系合金
から成る配線材料層をスパッタ法にて成膜し、次いで、
フォトリソグラフィ技術及びドライエッチング技術を用
いて配線材料層をパターニングし、配線３３を完成させ
る（図１１参照）。この工程は、実質的には実施例１の
［工程−１６０］と同様とすることができる。尚、ブラ
ンケットタングステンＣＶＤ法にてタングステン層を形
成する前に、開口部３１内を含む層間絶縁層１３０の上
に、ＴｉＮ層／Ｔｉ層、あるいは、ＴｉＮ層をスパッタ
法にて成膜してもよい。更に、公知の工程を実行して、
電界効果型半導体装置を完成させる。

【００９０】（実施例４）実施例４は実施例３の変形で
ある。実施例４が実施例３と相違する点は、導電層が、
不純物がドーピングされた半導体材料から成る下層及び
金属材料から成る上層から構成されている点にある。実
施例４において、凹部２０，２０Ａ，２０Ｂを形成する
までの工程は実施例３の［工程−３００］〜［工程−３
４０］と実質的に同様とすることができる。以下、凹部
２０，２０Ａ，２０Ｂが形成された後の工程を、図１６
〜図１８を参照して説明する。

【００９１】［工程−４００］ 実施例３の［工程−３４０］に続き、全面に半導体材料
から成る下層４０（具体的には、膜厚が数十〜数百ｎｍ
の多結晶シリコン層）をＣＶＤ法にて堆積させる（図１
６の（Ａ）参照）。

【００９２】［工程−４１０］ その後、多結晶シリコン層１３Ａ、並びに半導体材料か
ら成る下層４０及びこの下層４０の下方の半導体基板１
０に不純物をドーピングする。この工程は、実質的に
は、実施例３の［工程−３５０］と同様とすることがで
きる。こうして、図１６の（Ｂ）に模式的な一部断面図
を示すように、不純物がドーピングされた多結晶シリコ
ン層１３、及び高濃度の拡散領域２１を形成することが
できる。

【００９３】［工程−４２０］次いで、金属（例えばタ
ングステン）から成る導電材料層４２を下層４０上に堆
積させた後、導電材料層４２及び下層４０を平坦化する
（図１７参照）。この工程におけるＴｉＮ層／Ｔｉ層４
１の成膜、タングステンから成る導電材料層４２の成膜
は、実質的には、実施例１の［工程−１５０］と同様と
することができる。その後、化学的機械的研磨法で、タ
ングステンから成る導電材料層４２、ＴｉＮ層／Ｔｉ層
４１、下層４０及びサイドウオール１１９を研削して平
坦化する。これによって、不純物がドーピングされた半
導体材料から成る下層４０及び金属材料から成る上層で
ある導電材料層４２から構成された導電層が凹部２０，
２０Ａ，２０Ｂ内に形成される。

【００９４】［工程−４３０］その後、実施例３の［工
程−３７０］と同様の方法で、層間絶縁層１３０の形
成、開口部３１の形成、コンタクトプラグ３２の形成、
配線３３の形成を行う（図８）参照）。

【００９５】実施例４においても、多結晶シリコンから
成る下層４０を介して不純物をイオン注入することによ
って高濃度の拡散領域２１を形成するので、多結晶シリ
コンから成る下層４０の膜厚分だけ拡散領域２１を浅く
することができ、高濃度の拡散領域２１を低濃度の拡散
領域１８内に形成することができる。このため、接合容
量を低減させ、且つ接合耐圧を向上させることができ
る。更には、特にＰ型ＭＯＳトランジスタにおける短チ
ャネル効果を効果的に抑制することができる。

【００９６】（実施例５）実施例５は、本発明の電界効
果型半導体装置、及び本発明の第２の態様、あるいは又
本発明の第３の態様に係る電界効果型半導体装置の製造
方法に関する。

【００９７】不純物がドーピングされた多結晶シリコン
層、及びその上に堆積された導電層からゲート電極及び
導電体パターンが構成され、凹部を埋める導電層とゲー
ト電極を構成する導電層とはサイドウオールによって分
離されている点、及び、導電層が金属材料から成る点
は、実施例３と同様である。実施例５が実施例３と相違
する点を以下に列記する。 （１）ダミーパターン１１６が、他の電界効果型半導体
装置を構成する活性領域に設けられたゲート電極１１５
から延在する導電体パターン１１５Ｂ（所謂、ワード
線）に相当する。 （２）サイドウオール１１９と導電層２４との間には、
絶縁層１４０が形成されている。 （３）ゲート電極から延在する素子分離領域上の導電体
パターン１１５Ｂと、この導電体パターンと略平行に延
びるダミーパターン１１６との間は、それらの側面に設
けられたサイドウオール１１９及び絶縁層１４０によっ
て埋められている。

【００９８】実施例５において、高濃度の拡散領域２１
及び不純物がドーピングされた多結晶シリコン層１３の
形成までの工程は、実施例３の［工程−３００］〜［工
程−３５０］と実質的に同様とすることができる。以
下、図１９の（Ａ）に模式的な一部断面図で示すよう
に、パターニング層１１５Ａ（不純物がドーピングされ
た多結晶シリコン層１３であり、ゲート電極１１５に相
当する）、及び高濃度の拡散領域２１が形成された後の
工程を、図１９〜図２３を参照して説明する。

【００９９】実施例５において、活性領域形成予定領域
におけるパターニング層１１５Ａとパターニング層１１
５Ａの間、あるいは又、パターニング層１１５Ａとダミ
ーパターン１１６の間に、半導体基板に形成された高濃
度の拡散領域２１と配線３３との間を電気的に接続する
導電部を形成する必要がある場合には、活性領域形成予
定領域におけるパターニング層１１５Ａとパターニング
層１１５Ａの間隔、あるいは又、パターニング層１１５
Ａとダミーパターン１１６の間隔を、サイドウオールの
底部の長さＬ_SWと、後に説明する絶縁層１４０の膜厚Ｔ
の合計の２倍［２×（Ｌ_SW＋Ｔ）］よりも大きくなるよ
うに設定する。このような導電部を形成する必要がない
場合には、活性領域形成予定領域におけるパターニング
層１１５Ａとパターニング層１１５Ａの間隔、あるいは
又、パターニング層１１５Ａとダミーパターン１１６の
間隔を、サイドウオールの底部の長さＬ_SWと絶縁層１４
０の膜厚Ｔの合計の２倍［２×（Ｌ_SW＋Ｔ）］よりも小
さくなるように設定し、且つ、サイドウオールの底部の
長さＬ_SWの２倍よりも大きくなるように設定する。

【０１００】一方、素子分離領域１１上に位置する導電
体パターン１１５Ｂ（あるいはダミーパターン１１６）
と導電体パターン１１５Ｂ（あるいはダミーパターン１
１６）の間隔を、パターニングが可能な範囲内で、サイ
ドウオールの底部の長さＬ_SWと絶縁層１４０の膜厚Ｔの
合計の２倍［２×（Ｌ_SW＋Ｔ）］よりも小さくなるよう
に設定する。

【０１０１】また、ゲート電極１１５、導電体パターン
１１５Ｂあるいはダミーパターン１１６と配線３３との
間を電気的に接続する導電部を、ゲート電極１１５、導
電体パターン１１５Ｂあるいはダミーパターン１１６に
形成する必要がある場合には、かかる部分におけるゲー
ト電極１１５、導電体パターン１１５Ｂあるいはダミー
パターン１１６の幅を、絶縁層１４０の膜厚Ｔの２倍
（２Ｔ）よりも大きくなるように設定する。このような
導電部を形成する必要がない部分には、かかる部分にお
けるゲート電極１１５、導電体パターン１１５Ｂあるい
はダミーパターン１１６の幅を、絶縁層１４０の膜厚Ｔ
の２倍（２Ｔ）よりも小さくなるように設定する。

【０１０２】尚、実施例３の［工程−３１０］と同様の
工程にて形成された、パターニング層１１５Ａ、ダミー
パターン１１６、及び導電体パターン１１５Ｂの形状
を、図２１の模式的な部分的平面図に示す。また、パタ
ーニング層１１５Ａ、ダミーパターン１１６及び導電体
パターン１１５Ｂの形状、サイドウオール１１９の形成
状態を、図２２の模式的な部分的平面図に示す。尚、図
２２において、サイドウオール１１９を明確化するため
に、サイドウオール１１９に斜線を付した。

【０１０３】［工程−５００］高濃度拡散領域２１及び
不純物がドーピングされた多結晶シリコン層１３を形成
した後、ＣＶＤ法にてＳｉＯ₂から成る絶縁層１４０
（膜厚Ｔ）を全面に堆積させる。尚、膜厚Ｔは、サイド
ウオール１１９の頂部から絶縁層１４０の頂面までの距
離と規定する。その後、絶縁層１４０をエッチバックす
る（図１９の（Ｂ）参照）。

【０１０４】活性領域形成予定領域におけるパターニン
グ層１１５Ａとパターニング層１１５Ａの間隔、あるい
は又、パターニング層１１５Ａとダミーパターン１１６
の間隔が、２×（Ｌ_SW＋Ｔ）よりも大きくなるように設
定されている領域においては、絶縁層１４０がサイドウ
オール１１９上に形成され、活性領域形成予定領域（具
体的には、高濃度の拡散領域２１）が底部に露出した凹
部２０が残される。これによって、活性領域形成予定領
域におけるパターニング層１１５Ａとパターニング層１
１５Ａの間、あるいは又、パターニング層１１５Ａとダ
ミーパターン１１６の間に、半導体基板に形成された高
濃度の拡散領域２１と配線３３との間を電気的に接続す
るための凹部が形成される。

【０１０５】一方、活性領域形成予定領域におけるパタ
ーニング層１１５Ａとパターニング層１１５Ａの間隔、
あるいは又、パターニング層１１５Ａとダミーパターン
１１６の間隔が、２×（Ｌ_SW＋Ｔ）よりも小さくなるよ
うに設定され、且つ、Ｌ_SWの２倍よりも大きくなるよう
に設定されている領域においては、絶縁層１４０がサイ
ドウオール１１９上に形成されるが、活性領域形成予定
領域（具体的には、高濃度の拡散領域２１）は絶縁層１
４０によって覆われる（例えば、図１９の（Ａ）及び
（Ｂ）の凹部２０Ａ参照）。これによって、活性領域形
成予定領域におけるパターニング層１１５Ａとパターニ
ング層１１５Ａの間、あるいは又、パターニング層１１
５Ａとダミーパターン１１６の間に、半導体基板に形成
された高濃度の拡散領域２１と配線３３との間を電気的
に接続するための凹部が形成されることはない。

【０１０６】また、素子分離領域１１上に位置する導電
体パターン１１５Ｂ（あるいはダミーパターン１１６）
と導電体パターン１１５Ｂ（あるいはダミーパターン１
１６）の間隔は、パターニングが可能な範囲内で、２×
（Ｌ_SW＋Ｔ）よりも小さくなるように設定されているの
で、これらの間は、これらの側面に設けられたサイドウ
オール１１９及び絶縁層１４０によって埋められてい
る。こうして、凹部２０（場合によっては、凹部２０Ａ
も）は、恰もサイドウオール１１９及び絶縁層１４０に
よって囲まれている構造となっている。

【０１０７】更には、ゲート電極１１５、導電体パター
ン１１５Ｂあるいはダミーパターン１１６の幅が、２Ｔ
よりも大きくなるように設定された領域においては、サ
イドウオール１１９の側面に絶縁層１４０が残され、且
つ、ゲート電極１１５、導電体パターン１１５Ｂあるい
はダミーパターン１１６が露出し、凹部２０Ｂが残され
る。これによって、ゲート電極１１５、導電体パターン
１１５Ｂあるいはダミーパターン１１６と配線３３との
間を電気的に接続するための凹部２０Ｂを、ゲート電極
１１５、導電体パターン１１５Ｂあるいはダミーパター
ン１１６に形成することが可能となる。一方、ゲート電
極１１５、導電体パターン１１５Ｂあるいはダミーパタ
ーン１１６の幅が、２Ｔよりも小さくなるように設定さ
れた領域においては、サイドウオール１１９の側面に絶
縁層１４０が残され、且つ、ゲート電極１１５、導電体
パターン１１５Ｂあるいはダミーパターン１１６は絶縁
層１４０によって覆われる。これによって、ゲート電極
１１５、導電体パターン１１５Ｂあるいはダミーパター
ン１１６と配線３３との間を電気的に接続するための凹
部を、ゲート電極１１５、導電体パターン１１５Ｂある
いはダミーパターン１１６に形成することはできない。

【０１０８】尚、この状態におけるパターニング層１１
５Ａ、ダミーパターン１１６及び導電体パターン１１５
Ｂの形状、サイドウオール１１９及び絶縁層１４０の形
成状態を、図２３の模式的な部分的平面図に示す。尚、
図２３において、サイドウオール１１９及び絶縁層１４
０を明確化するために、サイドウオール１１９及び絶縁
層１４０に斜線を付した。

【０１０９】［工程−５１０］次に、実施例１の［工程
−１５０］と同様の方法で、凹部２０を導電材料で埋め
込み、導電層２４を凹部２０内に形成する。併せて、パ
ターニングされた多結晶シリコン層１３の上方に設けら
れた凹部２０Ｂ内を導電材料で埋め込み、凹部２０Ｂ内
に導電層２４を形成する（図２０の（Ａ）参照）。

【０１１０】［工程−５２０］次に、ＳＯＧをコーティ
ングした後、全面をエッチバックして平坦化するか、あ
るいは又、化学的機械的研磨法を用いて、全面を平坦化
する。その後、全面に、アルミニウム系合金から成る配
線材料層をスパッタ法にて成膜し、次いで、フォトリソ
グラフィ技術及びドライエッチング技術を用いて配線材
料層をパターニングし、配線３３を完成させる（図２０
の（Ｂ）参照）。更に、公知の工程を実行して、電界効
果型半導体装置を完成させる。

【０１１１】（実施例６）実施例６は、本発明の電界効
果型半導体装置、及び本発明の第２の態様、あるいは又
本発明の第３の態様に係る電界効果型半導体装置の製造
方法に関する。実施例６が実施例３と相違する点は、実
施例３においては［工程−３７０］にて層間絶縁層を形
成した後、コンタクトプラグを形成するための開口部を
形成したのに対して、実施例６においては、全面に層間
絶縁層を形成し、次いで、この層間絶縁層をエッチバッ
クして、所望の凹部及びダミーパターンの部分の上方の
層間絶縁層に、自己整合的に開口部を形成する点にあ
る。実施例６において、凹部２０，２０Ｂ内をＴｉＮ層
／Ｔｉ層２３、タングステンから成る導電層２４で埋め
込むまでの工程は、実施例３の［工程−３００］〜［工
程−３６０］と実質的に同様とすることができる。以
下、図２４の（Ａ）に模式的な一部断面図で示すよう
に、凹部２０，２０Ｂ内をＴｉＮ層／Ｔｉ層２３、タン
グステンから成る導電層２４で埋め込んだ後の工程を、
図２４及び図２５を参照して説明する。

【０１１２】尚、実施例６においては、活性領域形成予
定領域におけるパターニング層１１５Ａとパターニング
層１１５Ａの間、あるいは又、パターニング層１１５Ａ
とダミーパターン１１６の間に、半導体基板に形成され
た高濃度の拡散領域２１と配線３３との間を電気的に接
続する導電部を形成する必要がある場合（即ち、層間絶
縁層１５０に開口部１３１を設ける必要がある場合）に
は、活性領域形成予定領域におけるパターニング層１１
５Ａとパターニング層１１５Ａの間隔、あるいは又、パ
ターニング層１１５Ａとダミーパターン１１６の間隔を
広げておく。一方、ゲート電極１１５、導電体パターン
１１５Ｂあるいはダミーパターン１１６と配線３３との
間を電気的に接続する導電部を、ゲート電極１１５、導
電体パターン１１５Ｂあるいはダミーパターン１１６に
形成する必要がある場合には、かかる部分におけるゲー
ト電極１１５、導電体パターン１１５Ｂあるいはダミー
パターン１１６の幅を広げておく。

【０１１３】［工程−６００］凹部２０，２０Ｂ内をＴ
ｉＮ層／Ｔｉ層２３、タングステンから成る導電層２４
で埋め込んだ後、全面にＣＶＤ法にてＳｉＯ₂から成る
層間絶縁層１５０を堆積させる。次いで、エッチバック
法にて層間絶縁層１５０の全面をエッチバックする（図
２４の（Ｂ）参照）。これによって、活性領域形成予定
領域におけるパターニング層１１５Ａとパターニング層
１１５Ａの間隔、あるいは又、パターニング層１１５Ａ
とダミーパターン１１６の間隔が広げられた部分（凹部
２０，２０Ｂを参照）の上方の層間絶縁層１５０に開口
部１３１が形成される。即ち、所望の凹部２０，２０Ｂ
の部分の上方の層間絶縁層１５０に開口部１３１が形成
される。この開口部１３１の形成は、自己整合的に行わ
れる。

【０１１４】［工程−６１０］その後、実施例１の［工
程−１６０］と同様の方法で、開口部１３１内を含む層
間絶縁層１５０の全面に、アルミニウム系合金から成る
配線材料層をスパッタ法にて成膜し、次いで、フォトリ
ソグラフィ技術及びドライエッチング技術を用いて配線
材料層をパターニングして配線３３を完成させる（図２
５参照）。

【０１１５】以上、本発明を、好ましい実施例に基づき
説明したが、本発明はこれらの実施例に限定されるもの
ではない。実施例においては、２入力ＮＡＮＤゲートを
構成するためのＣＭＯＳトランジスタあるいはデュアル
ゲート型ＭＯＳトランジスタに本発明を適用したが、そ
の他の形態の電界効果型半導体装置にも本発明を適用す
ることができる。実施例にて説明した条件や数値、材料
は例示であり、適宜変更することができる。

【０１１６】実施例５で説明した、活性領域形成予定領
域が露出するように絶縁層をサイドウオール上に形成す
る工程を、実施例１あるいは実施例２で説明した電界効
果型半導体装置の製造方法の例えば［工程−１４０］と
［工程−１５０］の間に含ませることができる。この場
合の［工程−１５０］後の状態を、図２６に模式的な一
部断面図で示す。ここで、図２６中、参照番号１４０は
絶縁層である。尚、この場合、ゲート電極から延在する
素子分離領域上の導電体パターンと、導電体パターンと
略平行に延びるダミーパターンとの間、及び／又は、ゲ
ート電極から延在する素子分離領域上の導電体パターン
とそれに隣接する導電体パターンとの間、及び／又は、
素子分離領域上のダミーパターンとそれに隣接するダミ
ーパターンとの間は、それらの側面に設けられたサイド
ウオール及び絶縁層によって埋められていることが好ま
しい。尚、この場合、導電層を、金属材料から構成し、
あるいは又、不純物がドーピングされた半導体材料から
成る下層と金属材料から成る上層から構成することがで
きる。あるいは又、実施例５で説明した、活性領域形成
予定領域が露出するように絶縁層をサイドウオール上に
形成する工程を、実施例３、実施例４、実施例６で説明
した電界効果型半導体装置の製造方法の工程に含ませる
ことができる。

【０１１７】更には、実施例６で説明した、全面に層間
絶縁層を形成し、次いで、層間絶縁層をエッチバックし
て、所望の凹部、及び／又はゲート電極、及び／又はダ
ミーパターンの部分の上方の層間絶縁層に、自己整合的
に開口部を形成し、その後、開口部内にコンタクトプラ
グを形成する工程を、実施例１あるいは実施例２で説明
した電界効果型半導体装置の製造方法の例えば［工程−
１６０］に含ませることができる。この場合の［工程−
１６０］後の状態を、図２７に模式的な一部断面図で示
す。

【０１１８】実施例１においては、ダミーパターン１６
を孤立したパターンとしたが、ダミーパターンを、他の
電界効果型半導体装置を構成する活性領域に設けられた
ゲート電極から延在する導電体パターン（所謂ワード
線）とすることもできる。

【０１１９】実施例５あるいは実施例６においては、導
電層を金属材料から構成したが、その代わりに、導電層
を、実施例２や実施例４と同様に、不純物がドーピング
された半導体材料から成る下層及び金属材料から成る上
層から構成することもできる。

【０１２０】実施例においては、導電層の形成を専らブ
ランケットタングステンＣＶＤ法にて行ったが、導電層
を構成する金属材料はタングステンに限定されるもので
はなく、各種の金属や高融点金属から形成することがで
きる。例えば、ＣＶＤ法で銅層やアルミニウム層を形成
することによって、銅やアルミニウムから成る導電層を
凹部内に形成することもできる。ＣＶＤ法による銅層の
形成条件を以下に例示する。尚、ＨＦＡとは、ヘキサフ
ルオロアセチルアセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）₂／Ｈ₂＝１０／１００
０sccm 圧力 ： ２．６×１０³Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ

【０１２１】また、実施例においては、ＴｉＮ層及びＴ
ｉ層をスパッタ法にて成膜したが、その代わりに、Ｔｉ
Ｎ層、Ｔｉ層を、以下に例示する条件のＣＶＤ法にて成
膜することもできる。 ＴｉのＥＣＲ−ＣＶＤ条件 使用ガス ： ＴｉＣｌ₄／Ｈ₂＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ ＴｉＮのＥＣＲ−ＣＶＤ条件 使用ガス ：ＴｉＣｌ₄／Ｈ₂／Ｎ₂＝２０／２６
／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ

【０１２２】実施例においては、配線を構成するアルミ
ニウム系合金としてＡｌ−Ｃｕを用いたが、その代わり
に、純アルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、
Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニウム
合金を用いることもできる。また、層間絶縁層として、
必要に応じて、ＳｉＯ₂、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、
ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴ
Ｏ（Low TemperatureOxide、低温ＣＶＤ−ＳｉＯ₂）、
ＳｉＮ、ＳｉＯＮ等の公知の絶縁材料、あるいはこれら
の絶縁材料を積層したものを用いることができる。

【０１２３】ＣＭＰ法に用いられる研磨装置の概要を図
２８の（Ａ）に示す。この研磨装置は、研磨プレート、
基板保持台、研磨液供給系から成る。研磨プレートは、
回転する研磨プレート回転軸に支承され、その表面には
研磨パッドが備えられている。基板保持台は、研磨プレ
ートの上方に配置され、基板保持台回転軸に支承されて
いる。研磨すべき材料は基板保持台に載置される。基板
保持台回転軸は、基板保持台を研磨パッドの方向に押す
研磨圧力調整機構（図示せず）に取り付けられている。
砥粒を含んだスラリー状の研磨液は、研磨液供給系から
研磨パッドに供給される。ＣＭＰ法はこのような研磨装
置を用いる。そして、砥粒を含んだ研磨液を研磨パッド
に供給しながら、研磨プレートを回転させる。同時に基
板保持台に載置された研磨すべき材料を回転させなが
ら、研磨圧力調整機構によって、研磨パッドに対する研
磨すべき材料の研磨圧力を調整する。こうして、研磨す
べき材料の表面を研磨することができる。あるいは又、
実開昭６３−７５４号公報に記載されたように、研磨液
を、研磨プレート回転軸及び研磨プレートの内部を経由
して、研磨パッドに設けられた研磨液供給口から供給す
ることもできる（図２８の（Ｂ）参照）。

【０１２４】

【発明の効果】本発明においては、従来技術のように、
拡散領域とのコンタクトを形成するための開口部をフォ
トリソグラフィ技術及びドライエッチング技術によって
層間絶縁層に設ける必要が無く、高い集積度を達成する
ことができる。また、凹部内に導電層が形成されている
ので、拡散領域のシート抵抗を低くすることができる。
しかも、半導体基板を構成するシリコンと導電層とは直
接、反応することがないので、半導体基板に加わる応力
が小さく、且つアロイスパイクによる接合リークが拡散
領域で生じる可能性も低い。更には、配線と拡散領域を
電気的に接続するためのコンタクトプラグを導電層上に
形成すればよいので、層間絶縁層に開口部をフォトリソ
グラフィ技術及びドライエッチング技術を用いて形成す
る場合、プロセス裕度（例えば、フォトリソグラフィ工
程におけるマスク合わせずれの許容範囲）を大きくする
ことができる。

【０１２５】導電層を、不純物がドーピングされた半導
体材料から成る下層及び金属材料から成る上層から構成
すれば、下層の膜厚分だけ浅い拡散領域を半導体基板に
形成することが可能となり、電界効果型半導体装置の微
細化が可能となる。しかも、下層上に金属材料から成る
上層が形成されているので、浅い拡散領域にも拘らずシ
ート抵抗を低くすることができる。

【０１２６】ゲート電極を、不純物がドーピングされた
多結晶シリコン層、及びその上に堆積された導電層から
構成すれば、拡散領域のシート抵抗のみならず、ゲート
電極の抵抗も低くすることができるし、ゲート絶縁膜に
加わる応力が小さいので、ゲート絶縁膜の劣化が少な
い。

【０１２７】また、ゲート電極を、不純物がドーピング
された多結晶シリコン層を形成した後、その上に導電層
を堆積することによって形成すれば、ゲート電極を構成
する多結晶シリコン層中の不純物が相互拡散し、各トラ
ンジスタのゲート電極における多結晶シリコン層中の不
純物濃度の低下が生じ、トランジスタの特性が変化する
という従来のデュアルゲート構造の電界効果型半導体装
置の製造技術における問題を回避することができる。

【０１２８】更には、活性領域形成予定領域が露出する
ように、絶縁層をサイドウオール上に形成すれば、一層
確実に且つ容易に、活性領域形成予定領域が底部に露出
した凹部を形成することができる。また、全面に層間絶
縁層を形成した後、層間絶縁層をエッチバックすること
によって、コンタクトプラグを形成するための開口部
を、自己整合的に層間絶縁層に形成することができる。

【図面の簡単な説明】

【図１】実施例１の電界効果型半導体装置及びその製造
方法を説明するための電界効果型半導体装置の模式的な
一部断面図である。

【図２】実施例１の電界効果型半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図３】図２に引き続き、実施例１の電界効果型半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図４】図３に引き続き、実施例１の電界効果型半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図５】実施例１の電界効果型半導体装置の製造方法を
説明するためのゲート電極等の模式的な部分的平面図で
ある。

【図６】実施例１の電界効果型半導体装置の製造方法を
説明するためのゲート電極等の模式的な部分的平面図で
ある。

【図７】実施例における電界効果型半導体装置の模式的
な部分的平面図である。

【図８】実施例２の電界効果型半導体装置の製造方法を
説明するための半導体基板等の模式的な一部断面図であ
る。

【図９】図８に引き続き、実施例２の電界効果型半導体
装置の製造方法を説明するための半導体基板等の模式的
な一部断面図である。

【図１０】図９に引き続き、実施例２の電界効果型半導
体装置の製造方法を説明するための半導体基板等の模式
的な一部断面図である。

【図１１】実施例３の電界効果型半導体装置の製造方法
を説明するための電界効果型半導体装置の模式的な一部
断面図である。

【図１２】実施例３の電界効果型半導体装置の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図１３】図１２に引き続き、実施例３の電界効果型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１４】図１３に引き続き、実施例３の電界効果型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１５】図１４に引き続き、実施例３の電界効果型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１６】実施例４の電界効果型半導体装置の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図１７】図１６に引き続き、実施例４の電界効果型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１８】図１７に引き続き、実施例４の電界効果型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図１９】実施例５の電界効果型半導体装置の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図２０】図１９に引き続き、実施例５の電界効果型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２１】実施例５の電界効果型半導体装置の製造方法
を説明するためのダミーパターン等の模式的な部分的平
面図である。

【図２２】実施例５の電界効果型半導体装置の製造方法
を説明するためのダミーパターン等の模式的な部分的平
面図である。

【図２３】実施例５の電界効果型半導体装置の製造方法
を説明するためのダミーパターン等の模式的な部分的平
面図である。

【図２４】実施例６の電界効果型半導体装置の製造方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図２５】図２４に引き続き、実施例６の電界効果型半
導体装置の製造方法を説明するための半導体基板等の模
式的な一部断面図である。

【図２６】実施例１の変形の電界効果型半導体装置の模
式的な一部断面図である。

【図２７】実施例１の更に別の変形の電界効果型半導体
装置の模式的な一部断面図である。

【図２８】化学的機械的研磨法に用いられる研磨装置の
概要を示す図である。

【図２９】ＭＯＳトランジスタの製造方法の第１の従来
例を説明するための半導体基板等の模式的な一部断面図
である。

【図３０】図２９に引き続き、第１の従来例を説明する
ための半導体基板等の模式的な一部断面図である。

【図３１】図３０に引き続き、第１の従来例を説明する
ための半導体基板等の模式的な一部断面図である。

【図３２】図３１に引き続き、第１の従来例を説明する
ための半導体基板等の模式的な一部断面図である。

【図３３】第１及び第２の従来例における電界効果型半
導体装置の模式的な部分的平面図である。

【図３４】ＭＯＳトランジスタの製造方法の第２の従来
例を説明するための半導体基板等の模式的な一部断面図
である。

【図３５】図３４に引き続き、第２の従来例を説明する
ための半導体基板等の模式的な一部断面図である。

【図３６】デュアルゲート型ＭＯＳトランジスタの模式
的な一部断面図である。

【符号の説明】

１０ 半導体基板 １１ 素子分離領域 １２ ゲート酸化膜 １３，１３Ａ 多結晶シリコン層 １４ タングステンシリサイド層 １５，１１５，１５０Ｂ ゲート電極 １５Ａ 導電体パターン １６，１１６ ダミーパターン １７ 絶縁膜（オフセット絶縁膜） １８，２１ 拡散領域 １９，１１９ サイドウオール ２０，２０Ａ，２０Ｂ 凹部 ２２ チャネル領域 ２３，４１ ＴｉＮ層／Ｔｉ層 ２４ 導電層 ３０，１３０，１５０ 層間絶縁層 ３１，１３１ 開口部 ３２ コンタクトプラグ ３３ 配線 ４０ 下層 ４２ 導電材料層 ５０ レジスト １１５Ａ パターニング層 １４０ 絶縁層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/088 27/092 (56)参考文献 特開 平４−63437（ＪＰ，Ａ) 特開 平５−218406（ＪＰ，Ａ) 特開 平４−115534（ＪＰ，Ａ) 特開 平２−3244（ＪＰ，Ａ) 特開 平２−252236（ＪＰ，Ａ) 特開 平７−29852（ＪＰ，Ａ) 特開 平４−105317（ＪＰ，Ａ) 特開 昭54−134578（ＪＰ，Ａ) 特開 平６−69352（ＪＰ，Ａ) 特開 平６−216151（ＪＰ，Ａ) 特開 平６−204418（ＪＰ，Ａ) 特開 昭64−22065（ＪＰ，Ａ) 特開 平５−102074（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/28 H01L 21/88

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】（イ）半導体基板に、素子分離領域、及び
   該素子分離領域で囲まれた活性領域形成予定領域を形成
   する工程と、 （ロ）ゲート電極を活性領域形成予定領域上に形成し、
   該ゲート電極と略平行に延びるダミーパターンを素子分
   離領域上に形成する工程と、 （ハ）該ゲート電極及び該ダミーパターンの側面に、絶
   縁材料から成るサイドウオールを設け、以て、ゲート電
   極の側面に設けられた該サイドウオールとダミーパター
   ンの側面に設けられた該サイドウオールとの間に、前記
   活性領域形成予定領域が底部に露出した凹部を形成する
   工程と、 （ニ）該凹部を導電材料で埋め込む工程と、（ホ）全面に層間絶縁層を形成し、次いで、該層間絶縁
   層をエッチバックして、所望の凹部、及び／又はゲート
   電極、及び／又はダミーパターンの部分の上方の層間絶
   縁層に開口部を形成し、その後、該開口部内にコンタク
   トプラグを形成する工程、 から成ることを特徴とする電界効果型半導体装置の製造
   方法。
2. 【請求項２】ゲート電極から延在する素子分離領域上の
   導電体パターンと、該導電体パターンと略平行に延びる
   ダミーパターンとの間、及び／又は、ゲート電極から延
   在する素子分離領域上の導電体パターンとそれに隣接す
   る導電体パターンとの間は、それらの側面に設けられた
   サイドウオールによって埋められていることを特徴とす
   る請求項１に記載の電界効果型半導体装置の製造方法。
3. 【請求項３】前記工程（ニ）は、全面に金属から成る導
   電材料層を堆積させた後、該導電材料層を平坦化する工
   程から成ることを特徴とする請求項１に記載の電界効果
   型半導体装置の製造方法。
4. 【請求項４】前記工程（ニ）は、全面に半導体材料から
   成る下層を堆積させた後、該下層及びその下方の前記半
   導体基板に不純物をドーピングする工程と、該下層上に
   金属材料から成る上層を堆積させた後、該上層及び下層
   を平坦化する工程から成ることを特徴とする請求項１に
   記載の電界効果型半導体装置の製造方法。
5. 【請求項５】前記工程（ハ）と工程（ニ）の間に、前記
   活性領域形成予定領域が露出するように、絶縁層をサイ
   ドウオール上に形成する工程を含むことを特徴とする請
   求項１に記載の電界効果型半導体装置の製造方法。
6. 【請求項６】ゲート電極から延在する素子分離領域上の
   導電体パターンと、該導電体パターンと略平行に延びる
   ダミーパターンとの間、及び／又は、ゲート電極から延
   在する素子分離領域上の導電体パターンとそれに隣接す
   る導電体パターンとの間は、それらの側面に設けられた
   サイドウオール及び前記絶縁層によって埋められている
   ことを特徴とする請求項５に記載の電界効果型半導体装
   置の製造方法。
7. 【請求項７】（イ）半導体基板に、素子分離領域、及び
   該素子分離領域で囲まれた活性領域形成予定領域を形成
   する工程と、 （ロ）活性領域形成予定領域上に多結晶シリコン層を形
   成し、次いで、該多結晶シリコン層上に絶縁膜を形成
   し、その後、該絶縁膜及び多結晶シリコン層をパターニ
   ングしてパターニング層を形成する工程と、 （ハ）素子分離領域上に、該パターニング層と略平行に
   延びるダミーパターンを形成する工程と、 （ニ）該ダミーパターンの側面並びに該パターニング層
   の側面に、絶縁材料から成るサイドウオールを設け、以
   て、ダミーパターンの側面に設けられた該サイドウオー
   ルと、該パターニング層の側面に設けられた該サイドウ
   オールとの間に、前記活性領域形成予定領域が底部に露
   出した凹部を形成する工程と、 （ホ）多結晶シリコン層上の絶縁膜を除去する工程と、 （ヘ）多結晶シリコン層及び該凹部の底部に露出した活
   性領域形成予定領域に不純物をドーピングする工程と、 （ト）該凹部を導電材料で埋め込み、且つ、該パターニ
   ングされた多結晶シリコン層の側面に設けられたサイド
   ウオール間を該導電材料で埋め込み、以て、不純物がド
   ーピングされた多結晶シリコン層及び該導電材料の２層
   構成のゲート電極を形成する工程と、（チ）全面に層間絶縁層を形成し、次いで、該層間絶縁
   層をエッチバックして、所望の凹部、及び／又はゲート
   電極、及び／又はダミーパターンの部分の上方の層間絶
   縁層に開口部を形成し、その後、該開口部内にコンタク
   トプラグを形成 する工程、 から成ることを特徴とする電界効果型半導体装置の製造
   方法。
8. 【請求項８】絶縁膜は酸化シリコンから成り、サイドウ
   オールを構成する絶縁材料は窒化シリコンから成ること
   を特徴とする請求項７に記載の電界効果型半導体装置の
   製造方法。
9. 【請求項９】素子分離領域上を延びるパターニング層
   と、パターニング層と略平行に延びるダミーパターンと
   の間、及び／又は、素子分離領域上を延びるパターニン
   グ層とそれに隣接するパターニング層との間は、それら
   の側面に設けられたサイドウオールによって埋められて
   いることを特徴とする請求項７に記載の電界効果型半導
   体装置の製造方法。
10. 【請求項１０】前記工程（ト）は、全面に金属から成る
    導電材料層を堆積させた後、該導電材料層を平坦化する
    工程から成ることを特徴とする請求項７に記載の電界効
    果型半導体装置の製造方法。
11. 【請求項１１】前記工程（ト）は、全面に半導体材料か
    ら成る下層を堆積させた後、該下層及びその下方の前記
    半導体基板に不純物をドーピングする工程と、該下層上
    に金属材料から成る上層を堆積させた後、該上層及び下
    層を平坦化する工程から成ることを特徴とする請求項７
    に記載の電界効果型半導体装置の製造方法。
12. 【請求項１２】前記工程（ヘ）と工程（ト）の間に、前
    記活性領域形成予定領域が露出するように、絶縁層をサ
    イドウオール上に形成する工程を含むことを特徴とする
    請求項７に記載の電界効果型半導体装置の製造方法。
13. 【請求項１３】素子分離領域上を延びるパターニング層
    と、パターニング層と略平行に延びるダミーパターンと
    の間、及び／又は、素子分離領域上を延びるパターニン
    グ層とそれに隣接するパターニング層との間は、それら
    の側面に設けられたサイドウオール及び絶縁層によって
    埋められていることを特徴とする請求項１２に記載の電
    界効果型半導体装置の製造方法。
14. 【請求項１４】（Ａ）表面チャネル構造を有するＮ型チ
    ャネルと、Ｎ型不純物がドーピングされた多結晶シリコ
    ン層と金属層の２層構造を有するゲート電極を備えたＮ
    型ＭＯＳトランジスタと、 （Ｂ）表面チャネル構造を有するＰ型チャネルと、Ｐ型
    不純物がドーピングされた多結晶シリコン層と金属層の
    ２層構造を有するゲート電極を備えたＰ型ＭＯＳトラン
    ジスタ、 から構成されたデュアルゲート型ＭＯＳトランジスタか
    ら成る電界効果型半導体装置の製造方法であって、 （イ）半導体基板に、素子分離領域、及び該素子分離領
    域で囲まれたＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳト
    ランジスタの活性領域形成予定領域をそれぞれ形成する
    工程と、 （ロ）活性領域形成予定領域上に多結晶シリコン層を形
    成し、次いで、該多結晶シリコン層上に絶縁膜を形成
    し、その後、該絶縁膜及び多結晶シリコン層をパターニ
    ングしてパターニング層を形成する工程と、 （ハ）素子分離領域上に、該パターニング層と略平行に
    延びるダミーパターンを形成する工程と、 （ニ）該ダミーパターンの側面並びに該パターニング層
    の側面に、絶縁材料から成るサイドウオールを設け、以
    て、ダミーパターンの側面に設けられた該サイドウオー
    ルと、該パターニング層の側面に設けられた該サイドウ
    オールとの間に、前記活性領域形成予定領域が底部に露
    出した凹部を形成する工程と、 （ホ）多結晶シリコン層上の絶縁膜を除去する工程と、 （ヘ）Ｎ型ＭＯＳトランジスタの活性領域形成予定領域
    における多結晶シリコン層、及び該凹部の底部に露出し
    たＮ型ＭＯＳトランジスタの活性領域形成予定領域にＮ
    型不純物をドーピングし、Ｐ型ＭＯＳトランジスタの活
    性領域形成予定領域における多結晶シリコン層、及び該
    凹部の底部に露出したＰ型ＭＯＳトランジスタの活性領
    域形成予定領域にＰ型不純物をドーピングする工程と、 （ト）該凹部を導電材料で埋め込み、且つ、該パターニ
    ングされた多結晶シリコン層の側面に設けられたサイド
    ウオール間を該導電材料で埋め込み、以て、不純物がド
    ーピングされた多結晶シリコン層及び該導電材料の２層
    構成のゲート電極を形成する工程と、（チ）全面に層間絶縁層を形成し、次いで、該層間絶縁
    層をエッチバックして、所望の凹部、及び／又はゲート
    電極、及び／又はダミーパターンの部分の上方 の層間絶
    縁層に開口部を形成し、その後、該開口部内にコンタク
    トプラグを形成する工程、 から成ることを特徴とする電界効果型半導体装置の製造
    方法。