KR0183898B1 - 반도체장치 및 이를 이용한 콘택홀 형성방법 - Google Patents

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Abstract

본 발명은 의한 반도체장치는 반도체기판과 상기 반도체기판 상에 형성된 필드산화막, 상기 필드산화막에 의해 한정되는 활성영역 상에 형성된 도전층 패턴 및 상기 도전층 패턴을 포함하는 반도체기판 전면에 형성된 상기 활성영역의 일부를 노출시키는 콘택홀을 포함하는 절연막을 구비하는 반도체장치에 있어서, 상기 도전층 패턴을 제1도전층 패턴이라하면 상기 필드산화막상에는 전기적으로 완전히 고립되어 있고 그 측면에는 절연막 스페이서를 구비하고 있는 제2도전층 패턴이 형성되어 있다.
따라서 콘택홀을 형성할 수 영역을 종래보다 훨씬 넓게사용할 수 있고 콘택홀을 형성하기 위한 마스크 정렬공정에서 정렬의 어긋남에 대한 마진을 크게할 수 있으므로 콘택홀을 형성하기 쉽다. 또한, 콘택홀이 필드영역 또는 활성영역으로 치우치게 형성되더라도 식각을 충분히 실시할 수 있으므로 식각부담을 줄일 수 있으며, 필드산화막의 손상에 의한 누설전류를 방지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있다.

Description

반도체장치 및 이를 이용한 콘택홀 형성방법
제1도는 종래 기술에 의한 방법으로 형성된 콘택홀을 포함하는 반도체장치의 단면도이다.
제2도 및 제3도는 각각 미스 얼라인(mis-align)된 콘택홀을 포함하는 반도체장치의 에를 나타낸 단면도이다.
제4도는 본 발명에 의한 콘택홀을 포함하는 반도체장치의 단면도이다.
제5도 내지 제7도는 본 발명에 의한 반도체장치를 이용한 콘택형성방법의 일 실시예를 단게별로 나타낸 도면들이다.
제8도는 본 발명에 의한 콘택홀 형성방법에서 미스 얼라인 콘택홀의 일 예를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
40 : 반도체기판 42 : 필드산화막
44 : 제1도전층 44a : 제2도전층
46 : 스페이서 48 : 절연막
본 발명은 콘택형성의 마진을 증가시킬 수 있는 반도체장치 및 그 제조방법에 관한 것으로서, 특히 필드영역에 더미 게이트를 구비하는 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치가 고 집적화됨에 따라 반도체장치을 설계하는 디자인 룰(design rule)이 작아지고 있다. 이에 따라 웨이퍼 상에 형성되는 게이트나 비트라인 및 각종 금속라인과 같은 패턴들의 사이즈가 작아질 뿐만 아니라 이들 패턴간의 간격도 매우 좁아지고 있다.
반도체장치, 특히 메모리 장치는 무수히 많은 셀 소자들로 구성되어 있다. 이들 셀 소자들은 금속라인을 통해서 인접한 다른 셀 소자들과 연결된다. 상기 셀 소자들과 상기 금속라인은 콘택홀(contact hole) 또는 비어홀(via hole)을 통해서 직, 간접적으로 반도체기판이나 도전층과 연결된다.
콘택홀이나 비어홀은 반도체기판의 활성영역 또는 도전층 상에 형성되는데, 통상 둘레에는 접촉되어서는 안되는 패턴(예컨데, 게이트전극)이 있고 또한, 콘택이 형성되어도 아무 소용이 없는 필드영역이 있다. 따라서 상기 패턴들과의 접촉을 피하고 필드영역을 벗어나는 영역에 콘택홀이나 비어홀을 정확히 형성해야 한다.
하지만, 현재로서는 패턴간의 간격이 점점 줄어들고 있으므로 콘택홀이나 비어홀을 형성할 수 있는 영역은 매우 좁다. 그렇다고 콘택홀이나 비어홀의 폭을 작게하는 것은 한계가 있다. 결국, 반도체장치의 고집적화에 따라 콘택홀이나 비어홀을 형성할 수 있는 마진(margine)이 줄어든다. 콘택홀이나 비어홀의 마진은 고집적화에의해서 직접적인 영향을 받지만 다른 패턴을 형성하는 공정에 의해서도 영향을 받는다. 예컨데, 필드산화막을 형성할 때 활성영역이 침범당하므로서, 결과적으로는 콘택홀의 마진이 줄어든다.
제1도는 종래 기술에 의한 방법으로 형성된 콘택홀(16)을 포함하는 반도체장치의 단면도이다. 구체적으로, 제1도에는 정상적으로 형성된 콘택홀(16)을 도시하고 있다. 즉, 반도체기판(10) 상에는 필드산화막(12)이 형성되어 있고, 필드산화막(12)에 의해 한정되는 활성영역에는 게이트 전극(14)이 형성되어 있다. 그리고 게이트전극(14)의 측면에는 절연막 스페이서(15)가 형성되어 있다. 계속해서 상기 게이트 전극(14)이 형성된 반도체기판 전면에는 활성영역의 일부를 노출시키는 콘택홀(16)을 포함하는 절연층(20)이 형성되어 있다. 절연층(20) 상에는 상기 콘택홀(16)을 채운 도전층(18)이 형성되어 있다. 콘택홀(16)은 상기 게이트전극(14)과 필드산화막(12)사이의 활성영역상에 형성되어 있는데, 인접한 게이트 전극(14)과 필드산화막(12)중 어느 것과도 접촉되지 않은 상태로 형성되어 있다.
제1도에 도시한 바와 같은 콘택홀(16)을 형성하는 것이 바람직하지만,상술한 바와 같이 반도체장치의 고집적화에 따라 콘택홀이 형성될 수 있는 영역이 줄어들고 또한, 포토마스크를 형성하는 공정에서 원래의 마스크 패턴에 형성된 콘택홀 패턴과 포토마스크에 형성된 패턴간의 차이에 의해 콘택홀 마진은 더욱 감소한다. 콘택홀의 사이즈가 커지는 경우에는 인접 패턴과의 마진은 더욱 작아진다. 그리고 상기 포토마스크를 이용하여 절연막에 콘택홀을 형성하는 과정에서 포토마스크의 정렬이 잘못될 경우등에 의해서 실제 형성되는 콘택홀의 위치는 형성되어야 할 정상적인 위치에서 벗어나게 된다. 정상적인 위치에서 벗어나 콘택홀의 일 예를 제2도 및 제3도에 도시하였다.
제2도는 콘택홀(24)의 일부가 필드 영역(22)의 일부를 침범하고 있는 도면이다. 제2도에 도시한 바와 같이 콘택홀(24)이 필드영역(22)의 일부를 포함하는 영역에 형성되는 것은 포토마스크의 정렬이 필드영역(22)쪽으로 치우친 결과이다. 이와 같이 콘택홀(24)이 필드영역(22)의 일부를 포함하는 영역에 형설될 경우, 콘택홀(24)을 형성하기 위해 상기 절연막(20)의 해당부분을 식각하는 과정에서 상기 절연막의 높은 단차로 인해 과도식각을 해야만 콘택홀의 완전한 접촉면적을 확보할 수 있다. 이와 같은 과도식각과정에서 상기 필드영역(22)의 필드산화막이 그 아래의 웰영역가지 식각된다. 이 결과 콘택홀(24)내에는 활성영역의 일부와 웰의 여부가 노출된다. 이러한, 콘택홀(24)에 도전층(18)이 채워지면, 도전층(18)은 웰과 접촉되므로 도전층(18)을 흐르는 전류는 웰(well)영역으로 누설된다. 따라서 반도체장치의 회로는 심한 로드(load)를 받게 되어 동작실행이 지연되거나 오 동작이 발생할 가능성이 높아진다. 그리고 축전소자의 경우에는 수명이 단축될 수 있다.
상기 필드영역(22)에는 필드산화막으로 트랜치형 필드산화막을 형성하였는데, 필드영역(22)의 내벽이 활성영역 쪽으로 기울어져 있다. 이와 같은 형태의 필드영역(22)은 인접한 활성영역을 감소시키고, 결국 콘택홀(24)의 마진을 감소시킨다.
제3도는 게이트전극(14)과 접촉된 콘택홀(25)을 나타낸다. 이와 같은 콘택홀(25)이 형성되는 것은 제2도에 도시된 콘택홀(24)과 마찬가지로 포토마스크의 정렬이 게이트전극(14)쪽으로 치우친 결과이다. 이와 같은 콘택홀(25)을 채우는 도전층(18)은 게이트전극(14)과 접촉되어 숏(short)을 발생시키는등 반도체장치의 정상적인 동작을 방해한다.
상술한 바와 같이 종래 기술에 의한 반도체장치의 콘택형성에는 콘택홀 마진을 감소시키는 여러원인이 있다. 예를 들어, 게이트 패터닝이나, 필드영역을 형성하는 과정에서 게이트영역이나 필드영역이 확장되므로 콘택홀을 형성할 수 있는 활성영역이 감소되어 콘택마진이 감소된다. 콘택마진의 감소는 결국 콘택홀을 형성하는데 필요한 포토마스크의 정렬마진을 감소시키는 것이므로 포토마스크의 정렬을 어렵게 한다. 따라서 종래 기술에 의한 반도체장치의 콘택홀 형성방법에서는 정상적인 위치에 콘택홀을 형성하기가 매우 어렵다. 이와 같은 것은 비어홀의 경우에도 마찬가지다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로서, 구조적 변화를 통하여 콘택홀의 마진을 증가시킬 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 상기 반도체장치를 이용한 콘택홀 형성방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치는 반도체기판과 상기 반도체기판 상에 형성된 필드산화막, 상기 필드산화막에 의해 한정되는 활성영역 상에 형성된 측면에는 절연막 스페이서를 구비하는 도전층 패턴, 및 상기 도전층 패턴을 포함하는 반도체기판 전면에 형성된 상기 활성영역의 일부를 노출시키는 콘택홀을 포함하는 절연막을 구비하는 반도체장치에 있어서, 상기 도전층 패턴을 제1 도전층 패턴이라하면 사기 필드산화막내에는 전기적으로 완전히 고립된 측면에는 상기 절연막 스페이서를 구비하는 제2도전층 패턴이 형성되어 있다.
상기 제2도전층 패턴은 상기 제1도전층 패턴의 더미 패턴이고 제1도전층 패턴과 동일하다. 상기 제1도전층 패턴은 게이트전극이다.
따라서 본 발명에 의한 상기 반도체장치는 반도체기판의 이질적인 영역(예컨데, 활성영역과 필드영역)에 동일한 형태의 도전층 패턴을 구비하므로서, 특정공정 예컨데, 콘택형성공정에서 종래 기술에 의한 반도체장치보다 넓은 콘택마진을 제공할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 반도체장치의 콘택홀 형성방법은 반도체기판에 활성영역과 필드영역을 구분하는 필드산화막을 형성하는 제1단계; 상기 활성영역에는 제1도전층 패턴을 형성하고 필드영역내에는 전기적으로 고립된 제2도전층 패턴을 형성하는 제2단계; 상기 제1 및 제2도전층 패턴의 측면에 절연막 스페이서를 형성하는 제3단계; 상기 결과물 전면에 도전성불순물을 이온주입하여 활성영역에 도전성불순물층을 형성하는 제4단계; 상기 결과물 전면에 일정 두께의 절연막을 형성하는 제5단계; 및 상기 제1 및 제2도전층 패턴사이에 형성된 상기 도전성 불순물층에 대응하는 상기 절연막을 식각하는 제6단계를 포함한다.
상기 제1 및 제2도전층 패턴을 동일한 공정에서 형성할 뿐만 아니라 동일한 형태로 형성한다. 상기 제2도전층 패턴은 상기 제1도전층 패턴의 더미 패턴으로 사용된다.
상기 제1도전층 패턴은 게이트 전극으로 사용한다. 상기 제1 및 제2도전층 패턴의 스페이서는 질화막(SiN)으로 형성한다. 상기 도전성불순물층과 제2도전층 패턴의 일부를 포함하는 영역에 대응하는 상기 절연막은 상기 제2도전층 패턴의 스페이서가 있으므로 인해 자기정합적으로 식각할 수 있다.
본 발명에 의한 반도체장치의 콘택형성방법은 필드영역에 더미 도전층을 형성함으로써, 콘택마진을 필드영역으로 확장할 수 있다. 따라서 종래기술에 의한 콘택형성방법에 의한 것 보다 넓은 콘택마진을 확보한 상태에서 콘택을 형성하므로 콘택형성공정이 쉽고 미스얼라인이 필드영역에 까지 발생하더라도 종래와 같이 필드산화막이 손상되는 것을 방지할 수 있다. 그러므로 필드영역에서의 누설전류로 인한 문제는 발생하지 않으므로 장치의 신뢰성을 높일 수 있다.
이하, 본 발명에 의한 반도체장치 및 이를 이용한 콘택형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.
먼저, 본 발명에 의한 반도체장치를 설명한다. 이를 위해 제4도를 참조한다.
제4도는 본 발명의 일 실시예에 의한 콘택홀을 포함하는 반도체장치의 단면도이다. 제4도에는 반도체기판(40)의 이질적인 영역으로서 필드산화막(42)에 의해 한정되는 활성영역과 필드영역을 도시하고 있다.
제4도를 참조하여 본 발명의 일 실시예에 의한 콘택홀을 구비하는 반도체장치는 구체적으로, 반도체기판(40)이 있고 반도체장치(40)의 일 영역에는 필드산화막(42)이 형성되어 있다. 상기 반도체기판(40)은 상기 필드산화막(42)이 있으므로 해서 각종 소자들이 형성되는 활성영역과 소자들이 형성되지 않는 상기 필드산화막(42)이 형성되어 있는 필드영역으로 나뉘어 진다. 상기 필드산화막(42)은 트랜치형이지만, 로코스(LOCOS)형이어도 무방하다.
상기 활성영역과 필드영역의 필드산화막(42) 상에는 정해진 영역에 도전층 패턴(44,44a)이 있다. 상기 도전층 패턴(44,44a)의 측면에는 절연막 스페이서(spacer)가 형성되어 있다. 상기 도전층 패턴(44,44a)중 상기 활성영역에 있는 것은 이하, 제1도전층 패턴(44)이라 하고 상기 필드산화막(42) 상에 있는 것은 제2도전층 패턴(44a)이라 한다. 본 발명의 실시예에서 상기 제1도전층 패턴(44)은 트랜지스터의 게이트전극이다. 그리고 상기 제2도전층 패턴(44a)은 상기 제1도전층 패턴(44)과 동일한 패턴이지만 별다른 기능이 없다. 또한, 상기 필드산화막(42)내에 형성되어 있으므로 전기적으로 완전히 고립된 상태에 있다.
계속해서 상기 제1 및 제2도전층 패턴(44,44a)이 형성되어 있는 반도체기판(40)의 전면에는 일정한 두께의 절연막(48)이 있는데, 반도체기판(40)의 일부 계면이 노출되는 콘택홀(50)을 포함하고 있다. 상기 절연막(48)은 상기 제1 및 제2도전층 패턴(44,44a)의 스페이서 대비 식각선택비가 높은 물질이다.
본 발명에 의한 콘택홀을 포함하는 반도체장치에서는 상기 콘택홀(50)내에 필드산화막(42)의 일부가 포함되더라고 아무런 문제가 없다. 단, 상기 필드산화막(42)의 일부는 상기 제2도전층 패턴(44a)이 있는 영역을 넘지 않는 범위내에서이다. 결국, 상기 콘택홀(50)에 의해 노출될 수 있는 영역 즉, 콘택홀이 있는 수 있는 영역은 필드영역으로 일부 확장된 것으로 볼 수 있다. 이 같은 사실은 종래 기술에 의한 콘택홀을 포함하고 있는 반도체장치의 단면도를 도시한 제1도와 본 발명에 의한 것을 도시한 제4도와 비교하면 확연히 알 수 있다. 즉, 종래기술에 의한 반도체장치에서는 콘택홀(제1도의 16)이 있을 수 있는 영역이 게이트 전극(14)과 필드산화막(12)사이의 활성영역으로 한정된다.
반면, 본 발명에 의한 반도체장치에서 콘택홀(50)이 있을 수 있는 영역은 상술한 바와 같이 종래 기술에서 콘택홀이 있을 수 있는 영역을 포함함은 물론 필드영역의 일부도 포함한다.
다음으로, 상술한 본 발명에 의한 반도체장치를 이용한 콘택홀 형성방법을 상세하게 설명한다.
제5도 내지 제7도는 본 발명에 의한 반도체장치를 이용한 콘택형성방법의 일 실시예를 단계별로 나타낸 도면들이다.
제5도는 활성영역과 필드영역을 구분하는 단계이다. 구체적으로, 반도체기판(40)의 일부에 필드산화막(42)을 형성한다. 상기 필드산화막(42)을 형성하는 것은 소자간의 절연을 위한 것이다. 따라서 상기 필드산화막(42)을 형성함으로써 상기 반도체기판(40)은 활성영역과 필드영역으로 구분된다. 상기 필드영역은 곧 상기 필드산화막(42)이 형성되는 영역이며, 이 영역에는 소자들이 형성되지 않는다. 그리고 상기 활성영역은 상기 필드영역을 제외한 반도체기판(40)으로서 이 영역에는 각종 반도체소자들(예컨데, 트랜지스트, 커패시터)이 형성된다. 본 발명의 실시예에서는 상기 필드산화막(42)을 트랜치형으로 형성한다. 하지만, 트랜치형외에도 다른 형(예컨데, 로코스 형)으로 형성하여도 무방하다. 상기 필드산화막(42)을 형성하는 공정에서 상기 활성영역은 감소된다. 이것은 상기 필드산화막(42)을 형성하는 과정에서 필드산화막이 내벽의 기울기(트랜치형의 경우)나 버즈비크(bird's beak: 로코스형의 경우)가 형성되기 때문이다.
제6도는 제1 및 제2도전층(44,44a)을 형성하는 단계이다. 구체적으로, 상기 도체기판의 전면에 산화막(도시하지 않음)과 일정한 두께의 도전층을 순차적으로 형성한 다음, 상기 도전층 전면에 활성영역과 필드영역의 일부를 한정하는 형태의 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 도전층 전면을 이방성식각한다. 이때, 식각의 종말점으로는 상기 반도체기판(40)의 계면으로 한다. 상기 이방성식각 결과 상기 반도체기판(40) 상에는 활성영역과 필드영역의 일부를 한정하는 형태의 도전층 패턴(44,44a)이 형성된다. 이어서, 상기 결과물 전면에 질화막층을 형성한 다음, 전면을 다시 이방성식각한다. 이 결과 상기 도전층 패턴(44,44a)의 측면에는 질화막으로 형성된 절연막 스페이서(46)가 형성된다. 후술하지만, 상기 스페이서(46)로 인해 상기 필드영역을 일부 포함하는 영역에 콘택홀을 형성할 때 자기 정합적으로 형성할 수 있다.
이와 같이 본 발명의 콘택홀 형성방법이 종래 기술에 의한 것과 다른 것은 필드영역 상의 한정된 영역에도 도전층 패턴(44a)이 형성된다는 것이다.
상기 도전층 패턴(44,44a)중 활성영역 상에 형성된 도전층 패턴(44)을 이하, 제1도전층 패턴이라 한다. 그리고 상기 필드영역 상에 형성된 도전층 패턴(44a)은 이하, 제2도전층 패턴이라 한다. 상기 제1도전층 패턴(44)은 본 발명의 실시예에서는 게이트 전극으로 사용한다. 상기 제2도전층 패턴(44a)은 콘택홀 형성공정에서 콘택마진확대와 자기정합적으로 콘택을 형성하는데 사용할 더미(dummy) 도전층 패턴이다. 이와 같은 이유로 상기 제2도전층 패턴(44a)은 상기 필드영역을 벗어나지 않는 범위내에 형성하여 전기적으로 완전히 고립시킨다.
상기 제2도전층 패턴(44a)을 형성할 때는 유의할 사항이 있다. 즉, 마스크 패턴형성시 디자인 룰에 의한 부담을 줄이기 위해 상기 제2도전층 패턴(44a)은 후 공정인 콘택홀 형성공정에서 콘택이 벗어날 가능성이 농후한 필드영역을 한정하여 그 부분만을 한정하는 형태로 형성한다. 단, 콘택홀의 사이즈변화나 미스얼라인에 의한 실제 패터닝될 위치를 고려하여 상기 제2도전층층 패턴(44a)의 사이즈를 결정한다.
제7도는 콘택홀(50)을 형성하는 단계이다. 구체적으로, 상기 제1 및 제2도전층 패턴(44,44a)이 형성되어 있는 반도체기판(40) 전면에 도전성불순물을 이온주입하여 활성영역에 도전성 불순물층(43)을 형성한다. 상기 제1 및 제2도전층 패턴(44,44a)을 충분히 덮고도 남을 정도의 두께로 절연막(48)을 형성한다. 이어서, 상기 절연막(48)에 제1 및 제2도전층 패턴(44,44a)사이의 활성영역의 일부를 노출시키는 콘택홀(50)을 형성한다. 상기 콘택홀(50)은 둘레의 다른 패턴과 접촉됨이 없이 상기 도전성불순물층(43)내에 형성하는 것이 가장 바람직하다. 하지만, 상기 콘택홀(50)을 형성하는데 사용하는 마스크에 정렬에 따라 상기 콘택홀(50)은 필드영역으로 치우쳐서 형성되거나 활성영역의 제1도전층 패턴(44)쪽으로 치우쳐서 형성될 수가 있다. 상기 콘택홀(50)이 필드영역쪽으로 치우쳐서 형성된 예를 제8도에 도시하였다. 제8도를 참조하면, 콘택홀(50)이 필드영역으로 치우쳐서 형성되더라도 본 발명에서는 상기 필드영역에 더미 패턴으로서, 제2도전층 패턴(44a)이 형성되어 있으므로 종래 기술에 의한 방법으로 콘택홀을 형성하는 과정에서 필드영역이 손상되는 것을 방지할 수 있다. 즉, 본 발명에 의한 방법으로 형성하는 콘택홀(50)은 필드영역으로 치우치더라도 상기 필드영역에 형성되어 있는 제2도전층 패턴(44a)의 절연막 스페이서(46)에 의해 자기정합적으로 형성할 수 있다. 따라서 마스크 정령이 필드영역쪽으로 다소 어긋난 상태에서 과도식각하더라도 필드영역은 손상됨이 없이 활성영역을 노출시킬 수 있다. 곧 정상적으로 활성영역을 노출시키는 콘택홀을 형성할 수 있다. 이와 같이 본 발명은 콘택홀 형성용 마스크정렬이 필드영역쪽으로 치우친 상태이더라도 콘택홀 형성을 위해 충분한 식각을 실시할 수 있으므로, 종래 기술에 비해 식각 부담을 줄일 수 있다. 상기 콘택홀 형성마스크의 정렬이 상기 제1도전층 패턴(44)쪽으로 치우친 경우에도 상기 필드영역쪽으로 치우친 경우와 마찬가지로 상기 제1도전층 패턴(44)의 스페이서(46)를 이용하여 자기 정합적으로 콘택홀을 형성할 수 있다.
이상, 본 발명에 의한 콘택홀을 포함하는 반도체장치는 상술한 바와 같이 반도체기판의 서로 이질 적인 영역 예컨데, 활성영역과 필드영역에 서로 동일한 형태의 도전층 패턴이 형성되어 있다. 여기서 상기 필드영역상에 형성되어 있는 도전층 패턴을 전기적으로 완전히 고립된 것으로서 활성영역에 형성되어 있는 도전층 패턴의 더미(dummy)패턴이다. 그리고 본 발명에 의한 반도체장치의 콘택홀 형성방법은 상기 콘택홀을 포함하는 반도체장치의 필드영역에 형성되어 있는 도전층 패턴 즉, 더미 패턴을 이용하여 활성영역 상에 자기정합적으로 콘택홀을 형성한다. 이와 같이 본 발명은 필드영역에 형성된 더미 패턴을 구비하고, 이를 콘택홀 형성에 이용하므로서 콘택홀을 형성할 수 영역을 종래보다 훨씬 넓게사용할 수 있다. 따라서 콘택홀을 형성하기 위한 마스크 정렬공정에서 정렬이 어긋남에 대한 마진을 크게할 수 있으므로 종래 방법에 의한 것보다 콘택홀에 쉽게 형성할 수 있다. 또한, 콘택홀이 형성되는 절연막을 식각하는 공정에서 비록 콘택홀이 필드영역 또는 활성영역으로 치우치게 형성되더라도 식각을 충분히 실시할 수 있으므로 식각에 따른 부담을 종래 기술에 의한 방법보다 줄일 수 있다. 또한, 상기 정렬이 어긋난 콘택홀을 형성하는 과정에서 필드산화막이 손상되어 누설전류가 발생되는 것을 방지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (10)

  1. 반도체기판과 상기 반도체기판 상에 형성된 필드산화막; 상기 필드산화막에 의해 한정되는 활성영역 상에 형성된 측면에는 절연막 스페이서를 구비하는 도전층 패턴; 및 상기 도전층 패턴을 포함하는 반도체 기판 전면에 형성된 상기 활성영역의 일부를 노출시키는 콘택홀을 포함하는 절연막을 구비하는 반도체장치에 있어서, 상기 도전층 패턴을 제1도전층 패턴이라하면 상기 필드산화막내에는 전기적으로 완전히 고립된 측면에는 상기 절연막 스페이서를 구비하는 제2도전층 패턴이 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2도전층 패턴은 상기 제1도전층 패턴의 더미 패턴인 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2도전층 패턴은 동일한 형태인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 스페이서를 형성하는 물질은 상기 절연막과 높은 식각선택비를 갖는 질화막 인것을 특징으로 하는 반도체장치.
  5. 반도체기판에 활성영역과 필드영역을 구분하는 필드산화막을 형성하는 제1단계; 상기 활성영역에는 제1도전층 패턴을 형성하고 필드영역내에는 전기적으로 고립된 제2도전층 패턴을 형성하는 제2단계; 상기 제1 및 제2도전층 패턴의 측면에 절연막 스페이서를 형성하는 제3단계; 상기 결과물 전면에 도전성불순물을 이온주입하여 활성영역에 도전성불순물층을 형성하는 제4단계; 상기 결과물 전면에 일정 두께의 절연막을 형성하는 제5단계; 및 상기 제1 및 제2도전층 패턴사이에 형성된 상기 도전성 불순물층에 대응하는 상기 절연막을 식각하는 제6단계를 포함하는 것을 특징으로 하는 콘택홀 형성방법.
  6. 제5항에 있어서, 상기 절연막은 상기 스페이서에 대해서 식각선택비가 높은 물질로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
  7. 제6항에 있어서, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
  8. 제5항에 있어서, 상기 제5단계에서 상기 도전성불순물층의 일부와 상기 제2도전층 패턴의 일부에 대응하는 상기 절연막을 식각하는 경우에는 상기 스페이서를 이용하여 자기정합적으로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
  9. 제5항에 있어서, 상기 제2단계에서 상기 제1 및 제2도전층 패턴은 한 공정에서 형성하는 것을 특징으로 하는 콘택홀 형성방법.
  10. 제5항, 제8항 또는 제9항에 있어서, 상기 제1 및 제2도전층 패턴은 서로 동일한 형태로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
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