KR20060000791A - 플래시 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 자기 정렬 플로팅 게이트 스킴이 적용되는 플래시 메모리 소자에서, 제 1 폴리실리콘층을 플로팅 게이트의 전체 두께에 대해 50 내지 80 %의 두께로 형성하고, 쉘로우 트렌치 아이소레이션 공정으로 소자 격리막을 형성한 후, 플로팅 게이트의 나머지 두께만큼 제 2 폴리실리콘층을 형성하고, 플로팅 게이트 마스크 공정 및 식각 공정으로 제 2 폴리실리콘층을 패터닝하여 제 1 및 제 2 폴리실리콘층이 적층된 플로팅 게이트들을 형성하므로, 액티브 영역과 플로팅 게이트 간의 중첩 마진이 부족하여 오정렬이 발생되더라도 제 1 폴리실리콘층이 상대적으로 제 2 폴리실리콘층보다 두껍게 형성되어 있어 액티브 영역의 식각 손상을 방지할 수 있다.
플래시 메모리 소자, 플로팅 게이트, 중첩 마진, 자기정렬 플로팅 게이트
Description
도 1은 종래 기술에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
21: 반도체 기판 22: 터널 산화막
23: 제 1 폴리실리콘층 24: 하드 마스크층
25: 트렌치 26: 소자 격리막
27; 제 2 폴리실리콘층 28: 포토레지스트 패턴
237: 플로팅 게이트
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 자기 정렬 플로팅 게이트 스킴(self aligned floating gate scheme)이 적용되는 플래시 메모리 소자에서, 액티브 영역과 플로팅 게이트 간의 중첩 마진이 부족하여 오정렬이 발생되더라도 액티브 영역의 식각 손상을 방지할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자는 플로팅 게이트와 컨트롤 게이트로 이루어진 적층 게이트 구조이다. 플로팅 게이트는 액티브 영역을 반드시 덮어야 하므로 액티브 영역과 플로팅 게이트 간의 중첩 마진이 중요한 변수이다. 플로팅 게이트가 액티브 영역을 덮도록 하기 위하여 자기 정렬 플로팅 게이트 스킴이 적용되고 있다.
도 1은 종래 기술에 따른 자기 정렬 플로팅 게이트 스킴이 적용된 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조면, 반도체 기판(11) 상에 터널 산화막(12), 플로팅 게이트용 제 1 폴리실리콘층(13)을 순차적으로 형성하고, 자기 정렬 쉘로우 트렌치 아이소레이션(self aligned shallow trench isolation; SASTI) 공정으로 트렌치들(14)을 형성하고, 트렌치들(14) 내에 고립형태의 소자 격리막들(15)을 형성한다. 전체 구조상에 플로팅 게이트용 제 2 폴리실리콘층(16)을 형성한 후, 플로팅 게이트 마스크 공정 및 식각 공정으로 제 2 폴리실리콘층(16)을 패터닝하여 제 1 및 제 2 폴리실리 콘층(13 및 16)이 적층된 플로팅 게이트(136)가 형성된다.
상기에서, 제 1 폴리실리콘층(13)은 얇게 예를 들어, 500 ??의 두께로 형성한다. 제 2 폴리실리콘층(16)은 두껍게 예를 들어, 1200 ??의 두께로 형성한다. 이러한 상태에서, 플로팅 게이트 마스크 공정 및 식각 공정으로 제 2 폴리실리콘층(16)을 패터닝하게 되는데, 포토 스텝퍼(photo stepper) 또는 스캐너(scanner) 장비의 한계 및 공정적 측면에서의 한계로 오정렬(misalign)이 발생되며, 이러한 오정렬을 고려하여 플로팅 게이트 마스크 공정을 진행하지만 플래시 메모리 소자가 축소(shrink)함에 따라 정렬 마진이 부족하게 되고, 그 결과 도 1에 도시된 바와 같이, 하부층인 제 1 폴리실리콘층(13)의 노출 부분이 식각되어 액티브 영역의 식각 손상을 초래하게 된다. 즉, 제 1 폴리실리콘층(13)의 식각 손상으로 인하여 이 부분에서 제 1 폴리실리콘층(13)이 매우 얇게 되거나 심할 경우 터널 산화막(12)이 노출된다. 이러한 식각 손상은 제 2 폴리실리콘층(16)을 식각할 때 소자 격리막(15) 상에 폴리실리콘 잔류물이 존재하여 플로팅 게이트 단락 현상이 발생되는 것을 방지하기 위하여 실시하는 과도 식각 공정 동안에 발생된다. 이와 같이, 액티브 영역과 플로팅 게이트 간의 중첩 마진 부족으로 인해 발생되는 식각 손상은 후속 공정으로 형성되는 컨트롤 게이트가 소자 동작시 직접 액티브 영역을 제어하게 되어 소자의 신뢰성 및 수율 저하를 초래한다. 중첩 마진은 플래시 메모리 소자가 120 nm, 90 nm 및 70 nm로 점점 축소(shrink)함에 따라 더욱 부족해지며, 이에 따라 액티브 영역 부분에서의 식각 손상도 심각해져 상기한 종래 방법으로 차세대 플래시 메모리 소자를 제조하는데 한계가 있다.
따라서, 본 발명은 액티브 영역과 플로팅 게이트 간의 중첩 마진 부족으로 소자 격리막과 플로팅 게이트용 포토레지스트 패턴이 오정렬 되더라도 액티브 영역의 노출 없이 플로팅 게이트를 형성할 수 있게 하여 플래시 메모리 소자의 신뢰성을 향상시키고 축소화를 이룰 수 있는 플래시 메모리 소자의 플로팅 게이트 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판 상에 터널 산화막, 제 1 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계; 자기 정렬 쉘로우 트렌치 아이소레이션 공정으로 고립형태의 트렌치형 소자 격리막들을 형성하는 단계; 상기 하드 마스크층을 제거한 후, 전체 구조 상에 제 2 폴리실리콘층을 형성하는 단계; 및 플로팅 게이트 마스크 공정 및 식각 공정으로 상기 제 2 폴리실리콘층을 패터닝하여 상기 제 1 및 제 2 폴리실리콘층이 적층된 플로팅 게이트들을 형성하는 단계를 포함한다.
상기에서, 상기 제 1 폴리실리콘층은 상기 플로팅 게이트의 두께에 대해 50 내지 80 %의 두께 범위로 형성하고, 상기 제 2 폴리실리콘층은 상기 플로팅 게이트의 나머지 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 터널 산화막(22), 플로팅 게이트용 제 1 폴리실리콘층(23) 및 하드 마스크층(24)을 순차적으로 형성한다. 제 1 폴리실리콘층(23)은 소자에서 원하는 플로팅 게이트의 전체 두께에 대해 50 내지 80 %의 두께 범위로 형성한다. 예를 들어, 플로팅 게이트의 두께가 2000 ??일 경우 제 1 폴리실리콘층(23)은 1000 내지 1600 ??의 두께 범위로 형성한다.
도 2b를 참조하면, 자기 정렬 쉘로우 트렌치 아이소레이션(SASTI) 공정으로 하드 마스크층(24), 제 1 폴리실리콘층(23), 터널 산화막(22) 및 반도체 기판(21)을 식각하여 트렌치들(25)을 형성하고, 월 산화 공정, 절연막 매립 공정 및 화학적 기계적 연마 공정으로 트렌치들(25) 내에 고립형태의 소자 격리막들(26)을 형성한 다. 이들 공정의 결과, 제 1 폴리실리콘층(23)은 소자 격리막들(26) 형성과 동시에 자기 정렬 방식으로 패터닝되어 소자 격리막들(26) 사이에 고립 형태로 남아 플로팅 게이트의 하부층이 된다.
도 2c를 참조하면, 하드 마스크층(24)을 제거한 후, 소자 격리막들(26) 및 패터닝된 제 1 폴리실리콘층(23)을 포함한 전체 구조상에 플로팅 게이트용 제 2 폴리실리콘층(27)을 형성한다. 제 2 폴리실리콘층(27)은 소자에서 원하는 플로팅 게이트의 전체 두께에서 제 1 폴리실리콘층(23)의 두께를 뺀 두께로 형성한다. 즉, 제 1 폴리실리콘층(23)이 전술한 바와 같이 플로팅 게이트의 전체 두께에 대해 50 내지 80 %의 두께 범위로 형성된 경우, 제 2 폴리실리콘층(27)은 플로팅 게이트의 전체 두께에 대해 20 내지 50 %의 두께 범위로 형성한다. 예를 들어, 플로팅 게이트의 두께가 2000 ??일 경우 제 2 폴리실리콘층(27)은 400 내지 1000 ??의 두께 범위로 형성하여, 이미 형성된 제 1 폴리실리콘층(23)의 두께와 합하여 2000 ??이 되도록 한다.
도 2d를 참조하면, 플로팅 게이트 마스크 공정으로 제 2 폴리실리콘층(27) 상에 포토레지스트 패턴들(28)을 형성한다. 여기서, 포토레지스트 패턴들(28)은 액티브 영역을 완전히 덮는 정상적으로 형성된 것이 아니라, 포토 스텝퍼(photo stepper) 또는 스캐너(scanner) 장비의 한계 및 공정적 측면에서의 한계뿐만 아니라 플래시 메모리 소자의 축소로 인한 중첩 마진의 부족 등의 요인으로 인해 오정렬(misalign)된 상태로 형성된 것이 도시된다.
도 2e를 참조하면, 포토레지스트 패턴들(28)을 식각 마스크로 한 플로팅 게 이트 식각 공정으로 제 2 폴리실리콘층(27)을 패터닝하여 제 1 및 제 2 폴리실리콘층(23 및 27)이 적층된 고립 형태의 플로팅 게이트(237)가 형성된다. 여기서, 플로팅 게이트(237)들 각각은 양측부가 제 2 폴리실리콘층(27)에 의해 소자 격리막(26)과 일부분 중첩되어야 하지만, 전술한 바와 같이 포토레지스트 패턴들(28)의 오정렬로 인하여 일측부만 소자 격리막(26)과 일부분 중첩되고, 다른 측부는 제 1 폴리실리콘층(23)의 일부분이 개방(open)되어 형성된다. 플로팅 게이트 식각 공정은 소자 격리막(26)의 상단이 충분히 노출되도록 주 식각 공정에 이어 과도 식각 공정으로 실시한다. 오정렬로 인해 노출된 제 1 폴리실리콘층(23)은 과도 식각 공정 동안 식각 손상을 입지만, 제 1 폴리실리콘층(23)이 상대적으로 제 2 폴리실리콘층(27)보다 두껍게 형성되어 있어, 후속 공정으로 형성되는 컨트롤 게이트가 소자 동작시 식각 손상 부분을 통해 액티브 영역에 영향을 미치지 않을 정도로 제 1 폴리실리콘층(23)이 이 부분에 존재하게 된다.
이후, 플로팅 게이트들(237)을 포함한 전체 구조상에 유전체막 및 컨트롤 게이트를 형성하여 플래시 메모리 소자를 제조한다.
상술한 바와 같이, 본 발명은 플로팅 게이트용 제 1 폴리실리콘층을 플로팅 게이트용 제 2 폴리실리콘층보다 상대적으로 두껍게 형성하므로, 액티브 영역과 플로팅 게이트 간의 중첩 마진이 부족하여 오정렬이 발생되더라도 식각 손상 부분이 소자 동작시 액티브 영역에 영향을 미치지 않을 정도의 두께를 유지하여 소자의 신 뢰성을 향상시킬 수 있고, 소자의 축소화를 실현할 수 있다.
Claims (2)
- 반도체 기판 상에 터널 산화막, 제 1 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계;자기 정렬 쉘로우 트렌치 아이소레이션 공정으로 고립형태의 트렌치형 소자 격리막들을 형성하는 단계;상기 하드 마스크층을 제거한 후, 전체 구조 상에 제 2 폴리실리콘층을 형성하는 단계; 및플로팅 게이트 마스크 공정 및 식각 공정으로 상기 제 2 폴리실리콘층을 패터닝하여 상기 제 1 및 제 2 폴리실리콘층이 적층된 플로팅 게이트들을 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층은 상기 플로팅 게이트의 두께에 대해 50 내지 80 %의 두께 범위로 형성하고, 상기 제 2 폴리실리콘층은 상기 플로팅 게이트의 나머지 두께로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
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| KR1020040049759A KR20060000791A (ko) | 2004-06-29 | 2004-06-29 | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
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Cited By (1)
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|---|---|---|---|---|
| CN108109966A (zh) * | 2018-01-30 | 2018-06-01 | 德淮半导体有限公司 | 静态随机存取存储器及其制造方法 |
-
2004
- 2004-06-29 KR KR1020040049759A patent/KR20060000791A/ko not_active Application Discontinuation
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